基于截尾概率-非概率混合模型的可靠性优化算法

针对工程中截尾概率变量与非概率变量同时存在的情况,给出一种新的截尾概率与非概率混合可靠性模型。在该混合可靠性模型基础上,按照可靠性指标(RIA)法给出双层嵌套可靠性优化模型,并采用改进搜索策略后的ST-Powell优化算法在外层搜索设计变量的最优值,内层采用能保证收敛的改进的有限步长迭代法求解混合可靠性指标。数值算例表明,改进搜索策略后的ST-Powell优化算法的全局寻优性得到显著提升;改进搜索策略后的ST-Powell优化算法与改进的有限步长迭代法相结合求解双层嵌套混合可靠性优化模型的正确性得到验证,且对于非线性程度较高的极限状态函数同样能够得到满足截尾概率与非概率混合可靠性模型指标要求的最优解,并对工程结构算例具有很好的适应性。     

地球静止轨道空间碎片的防护与轨道保护策略

地球静止轨道是人类在太空仅有的一条独特轨道,是重要的空间资源。近年来,地球静止轨道使用状况不容乐观,面临着诸多的问题,为此,机构间空间碎片协调委员会制定了针对地球静止轨道的保护策略。1概述航天技术的高速发展,不仅是一个国家地位和综合实力的体现,更是推动经济社会进步的强大动     

“北斗”导航AIT厂房检漏大厅投入使用

随着北斗导航卫星系统的工作进展,设立在北京卫星环境工程研究所的北斗导航新厂房检漏大厅已建成。在一系列的测试中,大厅内的温度、湿度、1万级的洁净度都已达到要求。     

中东承运人竞争策略解读

近年来,中东地区新兴承运人的发展动态已成为全球行业的最新热点。三大承运人迅速跻身全球主流航空公司之列,正在不断挤压着欧洲和亚太传统网络型承运人的生存空间,成为国航中欧市场和南航"广州之路"战略强劲的竞争对手。本文在发展概况回顾和前景展望的基础上,从外部发展环境和内部竞争策略两个维度,解读中东三大承运人快速崛起的     

汉语文化负载词英译的异化策略

经济的全球化和汉语语言文化的国际化，为我们采用异化策略英译汉语文化负载词架起了一座桥梁。本文从关联翻译理论出发，探讨了采用异化策略来英译汉语文化负载词的理由、优点及广泛性，论述了包括音译、直译、直译加注、转换补偿在内的四种具体翻译方法。笔者认为，采用异化策略英译的汉语文化负载词俨然成为中国英语的词汇，彰显汉文化个性，实现译文同原文的最佳关联。     

IP over CCSDS协议适配的高速并行实现技术

天地一体化组网应用须在空间网和地面网之间部署IP over CCSDS(基于CCSDS空间链路承载IP业务)协议适配网关,以实现在高速CCSDS(空间数据系统咨询委员会)空间链路之上传输IP(互联网协议)数据包。针对此需求,提出一种IP over CCSDS协议适配的高速并行实现方法,并在Linux内核中采用多线程技术实现IP over CCSDS协议适配过程,通过实验进行测试与验证。测试表明,在处理器多核数目的范围内,协议适配处理性能随线程并发数目的增加而增加;当线程数目超过处理器核数时,受限于处理器核数和线程调度开销的影响,协议适配的性能并不能随着线程数目的增多而线性增加。后续,可利用FPGA(现场可编程门阵列)硬件逻辑电路的并行能力在硬件上实现协议适配的高速并行处理,并设计更高速率的同步接口,以从硬件上实现几千兆比特甚至几十千兆比特的高速IP over CCSDS协议适配。     

公共选修课教学策略的优化整合——以古诗词欣赏为例

采用教学原理,从教学准备、主要教学行为、课堂管理行为、教学评价四个方面对公共选修课课堂教学策略进行优化整合,为公共选修课设计出一套切实可行的课堂教学策略。     

逻辑分析仪在机载电子设备修理中的运用

介绍了逻辑分析仪在总线数据测试中的优势,结合修理中使用逻辑分析仪解决的具体故障案例,进一步阐述了逻辑分析仪运用于机载电子设备修理中所能提供的帮助.     

基于改进遗传算法的机器人动态路径规划

针对基本遗传算法解决移动机器人路径规划的不足，提出了一种改进的遗传算法。首先，采用栅格法对机器人路径规划进行建模。然后，提出一种生成初始种群的方法和精英策略，设计出自适应变异概率，提高了算法的求解质量。同时，在规划过程中，将全局路径规划与局部路径规划相结合，并且根据机器人与动态障碍物碰撞类型的不同，提出了相应的避碰策略。仿真实验表明:该算法优于基本遗传算法，能够有效地指导机器人在动态环境中实现避障，获得无碰最优或次优路径。     

基于FPGA最大迭代次数可变的LDPC译码器设计

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。