LDPC编码系统的码辅助载波相位同步算法

深空通信具有传输距离远、信号衰减严重的特点,针对低信噪比条件下深空通信系统中LDPC编码系统载波同步实现困难的问题,提出一种新的具有较低复杂度的码辅助载波同步算法。分析了载波同步误差对译码性能的影响,基于最大似然准则推导了载波相位的迭代同步算法,算法利用LDPC译码器输出的软判决信息来辅助载波相位的估计,将译码器与载波同步器进行联合迭代,从而得到接近最大似然估计性能的载波相位估计,同时对载波相位进行迭代补偿。仿真结果表明,在低信噪比条件下,算法能够有效纠正载波偏差,并能够以较低的系统复杂度获得近似理想同步的LDPC码译码性能。     

LDPC码改进高速译码算法

Shannon的学生Gallager首次提出LDPC码的概念和完整的译码方法,目前LDPC码正向着高速高增益的方向发展。针对高速LDPC码译码技术的迫切需求,利用传统最小和算法译码过程中信息迭代的特征,对最小和算法进行简化,使得译码模块能够完成更高并行度的译码工作,同时不造成译码器误码性能的过大损失。使用改进算法实现的高速译码模块,水平运算时间缩短为传统算法的一半,总的译码吞吐量提高50%,在120MHz时钟、10次迭代的情况下,CCSDS近地通信码的译码速度能够达到657.53Mb/s。     

一种改进的LDPC码BP译码算法

LDPC码作为纠错能力最强的信道编码,在深空通信中具有广泛的应用前景。研究了LDPC码的BP译码算法,并对该算法进行了仿真,分析了LDPC码的误码率随BP译码迭代次数的演化情况,提出了一种改进的BP译码算法。经过仿真验证,改进的BP译码算法,在信噪比低于译码阈值时能够大幅地减少译码迭代次数,降低运算复杂度,而性能却几乎没有降低。这种改进的BP译码算法对LDPC码在深空通信中的应用具有重要的意义。
     

LDPC码在迭代接收机中的应用

讨论了空时分组编码、正交频分复用(OFDM)系统与低密度奇偶校验码(LDPC码)的迭代译码联合使用的方法.以一个迭代接收机的实例,在Jakes信道模型下对误码性能进行了仿真.结果表明该方法可以有效地提高系统性能.     

星载低复杂度Turbo译码器的实现技术研究

针对航天测控通信系统中微弱信号处理的实际应用需求,研究了Turbo译码算法在星载平台上的低复杂度实现技术。基于折线近似的Log_MAP算法,提出了一种新的基于FPGA的译码器实现方案,一方面简化了迭代译码过程中分支度量的计算存储方法,有效减少了存储容量及算法复杂度;另一方面采用半并行化及流水的数据处理方式,提高了译码处理速度。利用CCSDS标准建议的交织器和生成矩阵进行了仿真和实测,结果表明相较于其它结构,采用本文设计方案实现的Turbo译码器在Slice资源没有增加的条件下存储复杂度降低了29.6%,且在输出误码率<10 -6 时编码增益达到了9.9dB,保持了良好的译码性能。本文译码器已成功应用于某航天型号工程。     

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。     

一种改进的基于LDPC码的信源信道联合译码方法

提出一种改进的将LDPC迭代译码和隐马尔可夫估计相融合的迭代译码算法。一方面通过隐马尔可夫信源估计获取信源残留冗余,作为外信息提供给LDPC迭代译码;另一方面,通过LDPC迭代译码获得更精确的信源估计模型参数,加快迭代收敛速度,获得更好的迭代译码性能。其优点是无需知道任何关于信源的先验信息,计算复杂度低,并行操作性强,尤其适用于宽带多媒体传输。     

短帧长Turbo编译码的FPGA实现研究

对深空通信中短帧长信息的Turbo编译码FPGA实现进行了研究。设计了Turbo编译码方法,编码由两个分量编码器并行级联组成,选择递归系统卷积码,编码采用特殊行列交织器;译码由两个独立的软输入软输出译码器串行联级联组成,采用近似Log-Map算法。给出了Turbo编译码的现场可编程逻辑阵列(FPGA)实现,给出了Turbo编译码单元的接口和顶层接口时序,以及Map译码单元流程。仿真结果表明:对帧长小于500b、码率为1/2的Turbo编译码器的FPGA实现了编码数据实时输出,译码延时0.45ms,满足输入数据速率要求。实测结果验证了仿真结果与理论性能相符。     

LDPC码的编译码仿真平台设计

对LDPC码进行仿真是评价LDPC码构造方案和设计编译码器的前提条件。文章基于Matlab开发了LDPC码的一些基本函数和典型函数,这些函数可以分为4类：环、校验矩阵的构造、高斯消去和译码算法。重点介绍了girth分布、高斯消去、PEG—LDPC码、Tanner-LDPC码的实现方法和函数流程。通过与经典文献中的数据进行对比,验证了这些函数的正确性。     

LDPC编译码方法综述

目前的研究均表明LDPC码是信道编码中纠错能力最强的一种码,其译码器结构简单,在深空探测、卫星通信等领域可得到广泛的应用。文章介绍了LDPC码,综述了其编码方法和译码方法。在编码方法中分别描述了校验矩阵的构造和基于校验矩阵的编码算法,译码方法中主要论述了消息传递译码算法、置信传播译码方法、最小和译码算法、比特翻转译码算法和加权比特翻转译码方法。同时对LDPC码编译码方法的发展作了分析。     

基于新Euclid实现结构的高速RS译码方案及FPGA实现

Reed-Solomon码具有很强的突发与随机错误纠正能力,已经被广泛应用于卫星通信、军用通信、计算机系统等领域.本文以修正的Euclid(ME)算法为核心算法,设计了一种具有流水线结构的高速时域RS译码方案.对于ME算法提出了一种新的实现结构,取消了一般ME电路实现结构中用来终止迭代的控制电路.用新ME实现电路构成的RS译码器结构简单、规则,易于FPGA实现.以具有8个符号纠错能力的RS(255,239)译码器为例,完成了RS译码器的FPGA设计.工作时钟频率为45MHz时,译码器的吞吐率达到360Mbit/s,译码延迟仅为402个时钟周期.     

NASA航天飞机遥测数据的维特比译码器

用于处理航天飞机遥测数据的数据通信系统已在新墨西哥白沙靶场这里的遥测主控站JIG-56中建成。因为航天飞机数据进行了卷积编码,因此该数据系统需要Viterbi译码器。但是航天飞机采用的是非标准码,过去勾空间飞行器提供译码器保障的工厂已不再生产这些译码器。由于没有其他公司为航天飞机数据译码设计Viterbi译码器,为此研制了这种所需的译码器。本文叙述了这种译码器的性能要求及其设计。     

分块选择重传的LDPC码混合自动重传请求协议设计

提出一种分块选择重传(SSR)的LDPC码混合自动重传请求(LDPCC-HARQ)协议设计。根据LDPC码译码失败后错误码字的位置分布与译码器输入的对数似然比之间关系的统计特性,将接收码字依据信道条件分块,并选择受信道损害最严重的若干块进行重传。仿真结果表明,SSR-HARQ协议与传统整包重传的WPR-HARQ协议相比,在降低误码率、改善译码性能的同时提高了传输效率,另外在硬件实现中不消耗更多的存储器资源。SSR-HARQ协议适用于含有突发错误并对误码率控制要求很高的信道环境。     

扩展循环码译码

文章讨论扩展循环码的译码方法。这种译码方法是在原码译码器基础上增加扩展伴随比特计算及复位电路和修正伴随式次数计数电路等组成,电路结构简单、实用。扩展码译码器的检错能力比原码译码器的检错能力增加1位,而纠错能力相同。另外,本文还讨论了利用扩展码纠组合信道错误的译码方法。     

基于FPGA的高速并行DVB-S2标准LDPC译码

最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现。文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案。方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率。     

基于CCSDS标准的卫星遥控LDPC编码方案探讨

随着天地一体化及遥控可靠性需求的不断提高,传统卫星遥控标准中广泛采用的BCH码很难满足未来卫星遥控链路复杂多样的需求。为此,文章将卫星遥控指令分为短指令模式和内存上注指令模式两大类,设计低密度奇偶校验(LDPC)编码方案。对于帧长较短的遥控指令,采用3种码长较短的LDPC码,与目前空间数据系统咨询委员会(CCSDS)遥控标准推荐的BCH(63,56)码相比,在误码字率为10~(-5)量级时,可以额外获得4～6dB的增益。对于大数据量的内存上注指令,应用现有CCSDS遥测标准推荐的LDPC(8160,7136)编码方案,当误码字率为10~(-5)量级时,所需信噪比(Eb/N0)约为3.8dB,编码增益约为7dB。为了实现LDPC编码方案,文章设计了与BCH码相似的协议格式,改动量较小且具有良好的兼容性,不会对已有遥控系统产生影响。译码方案采用并行的FPGA译码器架构及最小和译码算法,其译码复杂度较低,硬件实现资源占用较少,具有可行性。     

准循环LDPC码译码器的FPGA实现

文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码（LDPC）的部分并行译码结构,基于该部分并行结构在Altera公司的StratixII—EP2S90器件上验证并实现了DTMB标准中三种准循环低密度校验码的译码器。FPGA资源统计表明,在并行路数相同的情况下,采用该部分并行结构可以节省大约45％的逻辑单元。     

一种纠3错BCH译码器的FPGA设计

文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。     

Turbo乘积码技术及其FPGA实现

介绍Turbo乘积码的基本概念,对chase译码算法、硬判决码字的可靠性计算、串行和并行迭代译码算法及其FPGA硬件描述语言的实现作了介绍和仿真,给出了仿真的译码性能曲线。     

一种高速Reed—Solomon译码器的实现结构与Simulink建模仿真

将修正的Euclid算法作为RS译码的核心算法，讨论了一种RS译码算法的原理与实现结构；以最终采用FPGA实现该RS译码算法为目的，使用Simulink工具建立了RS编译码器的精细模型。