一种高速Reed—Solomon译码器的实现结构与Simulink建模仿真

将修正的Euclid算法作为RS译码的核心算法，讨论了一种RS译码算法的原理与实现结构；以最终采用FPGA实现该RS译码算法为目的，使用Simulink工具建立了RS编译码器的精细模型。     

基于FPGA的串行RS+Viterbi级联译码器的设计与实现

提出了一种基于现场可编程逻辑阵列(FPGA)的RS码(255,223)级联卷积码(4,3,3)译码器及其实现,给出了系统结构。其中级联译码器均采用串行结构,减少了资源占用。卷积译码使用Viterbi算法,给出了其初始化网络、分支度量计算、加比选、累计度量储存、幸存路径储存和回溯等主要部分;RS译码采用欧几里德算法,给出了伴随式计算、错误位置和错误值多项式计算(钱搜索计算错误位置、福尼算法计算错误值)、模二和计算解码输出等关键部分。     

基于DVB标准的RS码编译码器的实现

论文介绍了DVB标准的RS码的编译码的设计和实现,针对有限域乘法的代数特点,提出了一种新的有限域乘法器结构,大大降低了编译码电路的复杂度。在传统的译码器基础上,设计了新的译码器结构,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列（FPGA）芯片上实现和验证了该设计结构。     

一种纠3错BCH译码器的FPGA设计

文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。     

短帧长Turbo编译码的FPGA实现研究

对深空通信中短帧长信息的Turbo编译码FPGA实现进行了研究。设计了Turbo编译码方法,编码由两个分量编码器并行级联组成,选择递归系统卷积码,编码采用特殊行列交织器;译码由两个独立的软输入软输出译码器串行联级联组成,采用近似Log-Map算法。给出了Turbo编译码的现场可编程逻辑阵列(FPGA)实现,给出了Turbo编译码单元的接口和顶层接口时序,以及Map译码单元流程。仿真结果表明:对帧长小于500b、码率为1/2的Turbo编译码器的FPGA实现了编码数据实时输出,译码延时0.45ms,满足输入数据速率要求。实测结果验证了仿真结果与理论性能相符。     

星载低复杂度Turbo译码器的实现技术研究

针对航天测控通信系统中微弱信号处理的实际应用需求,研究了Turbo译码算法在星载平台上的低复杂度实现技术。基于折线近似的Log_MAP算法,提出了一种新的基于FPGA的译码器实现方案,一方面简化了迭代译码过程中分支度量的计算存储方法,有效减少了存储容量及算法复杂度;另一方面采用半并行化及流水的数据处理方式,提高了译码处理速度。利用CCSDS标准建议的交织器和生成矩阵进行了仿真和实测,结果表明相较于其它结构,采用本文设计方案实现的Turbo译码器在Slice资源没有增加的条件下存储复杂度降低了29.6%,且在输出误码率<10 -6 时编码增益达到了9.9dB,保持了良好的译码性能。本文译码器已成功应用于某航天型号工程。     

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。     

用EPROM实现循环码译码的方法

本文提出一种利用EPROM实现循环码的错误图样检测器,从而构成梅吉特译码器的译码方法。这种方法构成的译码器具有电路简单,容易实现的优点,电路复杂的程度只与码的监督位数有关。文中叙述了用EPROM实现复杂组合逻辑电路的方法和用EPROM构成循环码译码器的方法。并给出了可用本文提出的方法可译的部分循环码表。     

基于FPGA最大迭代次数可变的LDPC译码器设计

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。     

扩展循环码译码

文章讨论扩展循环码的译码方法。这种译码方法是在原码译码器基础上增加扩展伴随比特计算及复位电路和修正伴随式次数计数电路等组成,电路结构简单、实用。扩展码译码器的检错能力比原码译码器的检错能力增加1位,而纠错能力相同。另外,本文还讨论了利用扩展码纠组合信道错误的译码方法。     

GF（2^n）上通用RS编译码器的一种软件实现方法

采用有限域上多项式的乘法规则设计了一种通用乘法运算模块;以乘法模块为基础,实现了一种RS编译码软件解决方案。该方案可以适应GF(2n)域(n≤8)上不同域本原多项式、不同纠错能力的RS码,具有很强的通用性。所设计的通用RS编译码软件为算法开发、验证和硬件设计调试提供了一种有力的辅助手段。     

RS编码器的FPGA实现

RS码是一种纠错能力很强的分组线性码。本文给出了一种GF(64)域上的RS(16，8)码编码器的基本原理和FPGA实现过程，并介绍了有限域常系数乘法的实现。     

准循环LDPC码译码器的FPGA实现

文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码（LDPC）的部分并行译码结构,基于该部分并行结构在Altera公司的StratixII—EP2S90器件上验证并实现了DTMB标准中三种准循环低密度校验码的译码器。FPGA资源统计表明,在并行路数相同的情况下,采用该部分并行结构可以节省大约45％的逻辑单元。     

深空接收机同步算法设计及实现

针对深空通信链路信号衰减大、传输时延长并存在大多普勒频移的特点,提出了一种基于CCSDS协议标准接收信号的同步算法,采用Costas反馈环进行载波同步,利用早迟门恢复定时时钟,通过相关性检测帧头解决相位模糊问题,最后对相位误差进行估计并补偿。在此基础上,设计并实现了适合于现场可编程门阵列(FPGA)定点运算特点的同步简化等效电路。基于Xilinx FPGA平台的实测结果表明,文章同步算法的硬件电路实现简单,在15dB信噪比的高斯白噪声情况下能较好地实现时间、频率的跟踪与锁定,可为未来深空接收机的优化设计提供有益参考。     

高速DQPSK解调器的算法及实现

介绍了一种高速四相差分相移键控(DQPSK)解调器的算法。该方法基于锁相环原理，并采用了现场可编程逻辑门阵列(FPGA)芯片进行载波恢复、差分解码、时钟恢复和判锁等，其设计与实现不仅方便，而且可靠性高。     

一种高速卷积编解码器的FPGA实现

在现场可编程逻辑器件(FPGA)的基础上，采用模块化设计，将超高速集成电路硬件描述语言(VHDL)和原理图混合输入，设计了一种可实现数据高速传输的卷积编码器和维特比译码器。在编码器和译码器中采用(7，3／4)增信删余方式以提高编译码效率。设计的维特比译码器速率可达100Mb／s。     

相干光接收机时钟恢复算法的FPGA实现

低轨小卫星在进行相干激光通信时，需要实时解决发射端与相干光接收机之间存在的时钟偏差问题。分析了时钟偏差对相干光接收机性能的影响，设计了一种基于Gardner算法的并行化时钟恢复反馈环路来对时钟的偏差进行纠正，对各组成部分的原理进行了说明，并在现场可编程逻辑门阵列FPGA上实现了该算法，将 5 GSa/s 的采样信号在 FPGA 中以 156.25 MHz 主频，分为并行 32 路完成时钟同步处理，且实时时钟同步算法仅占用 FPGA 的 590 个自适应逻辑块和 4 个乘法器单元。同时，采用自研的集成化相干光通信模块，演示了 10 Gb/s 偏振复用正交相移键控 PM-QPSK 相干光通 信系统实验。实验结果证明该方案能稳定地补偿本地采样时钟的频率和相位偏移带来的采样定时误差。以 7%开销硬判 决前向纠错码 HD-FEC（Hard Decision Forward Error Correction）为门限，系统的灵敏度优于–51 dBm。     

北斗卫星导航纠错码BCH(15,11)快速译码算法及实现结构

为了提高北斗卫星导航系统定位、导航、授时等服务的精确性,减弱空地信道噪声的干扰,北斗卫星导航系统采用循环码BCH(15,11)作为前向纠错码.在北斗卫星导航系统空间信号接口控制文件中提出校正子错误图样查表的译码方法,此译码算法需要预先存储错误图样,译码时,先用除法电路得到校正子,再查表得到错误码,查找、匹配费时,具有较大的延时,效率不高.针对此种的BCH(15,11)硬判决译码算法性能低下问题,本文提出了一种基于循环长除法的BCH(15,11)硬判决快速译码算法,该算法只利用有限域F2中的循环长除法即可快速译码,不需要存储错误图样,也不需要解BM(Berlekamp-Massey)方程,硬件实现只需要循环移位和模2相加,组合逻辑电路即可实现;若软件实现时,CPU和内存占用资源少,理论和仿真证明,此算法有效可行,译码速度快,软硬件实现简单易行,适合工程化实现和应用,是实际接收机的良好选择.     

基于离散方波变换的脉冲星微弱信号周期性检测

为满足X射线脉冲星深空导航系统对脉冲星微弱信号周期性检测的要求,提出了一种基于离散方波变换(DSWT)的周期信号检测算法,并给出了其硬件实现方法.首先,通过对比DSWI和FFI变换核的相似性,证明了DSWT算法进行周期性检测的可行性,同时,研究了DSWT对白噪声的抑制作用;其次,DSWT的变换核仅取+1或-1,更适合硬件电路实现,给出了该算法的FPGA实现方法;最后,采用以Xilinx Spartan-3系列FPGA芯片XC3S2000为核心的开发板组成实验仿真系统,分别对实测和仿真脉冲星数据进行实验.结果表明:1.该算法可检测信噪比低于FFT算法;2.在信号输入完毕后3个时钟周期内即可得出计算结果,耗时比FFT算法少三个数量级;3.实现该算法所需的硬件资源少于FFT算法.     

LDPC编译码方法综述

目前的研究均表明LDPC码是信道编码中纠错能力最强的一种码,其译码器结构简单,在深空探测、卫星通信等领域可得到广泛的应用。文章介绍了LDPC码,综述了其编码方法和译码方法。在编码方法中分别描述了校验矩阵的构造和基于校验矩阵的编码算法,译码方法中主要论述了消息传递译码算法、置信传播译码方法、最小和译码算法、比特翻转译码算法和加权比特翻转译码方法。同时对LDPC码编译码方法的发展作了分析。