H1806BM2微处理器指令系统分析破译研究

介绍了一种H1806BM2微处理器指令系统分析破译的方法,详细论证了整个指令系统分析破译中总线动态数据信息采集、指令功能分析、指令功能破译的思路和步骤,为后续某型进口装备的软件破译工作提供了理论基础,也为类似的处理器指令分析破译提供了可借鉴的方法和经验。     

航天飞机运载器的靶场安全指令接收/解码器

靶场安全用的停飞分系统是所有航天器发射运载器的一个组成部分。该分系统中的指令接收和解码器接收上行射频信号,启动停飞动作。对于无人航天器运载器,靶场安全上行指令信号由一组选定的IRIG单音组成(按特定的顺序,对射频载波进行调频)。航天飞机的发射,则采用了一种更为复杂的主字母(High-Alphabet)调制技术,这种技术能更好地防止干扰信号所引起的误炸。航天飞机系统使用了一种复合指令调制格式,即由几种不同的单音组成,对标准的UHF载皮进行调频。指令字中的字母由两个同时发送的单音组成,这两个单音选自7个可供使用的单音频率。这7个单音一次使用两个,可形成一个21个字母的字母表,用这些字母构成指令字。每次任务可选择发射字母序列。对于任何一次任务,大约有10~(12)种可供选用的代码组合。对于航天飞机发射,空间运输系统的固体助推器和外储箱要加靶场安全指令接收—解码器。接收机部分设计成单超外差式,在制造过程中固定调谐在一个合适的射频中心频率上。解码器部分采用一个微处理器进行解码。解码器在飞行前编好程,使之仅能识别这次任务的代码。此外,借助微处理器利用快速付利叶变换(FFT)完成单音解调。由固态输出开关给停飞炸毁机构输出解码器输出电压     

150MHz微处理器

SAB-R4400是一个150MHz 单片微处理器。该64位简化指令系统计算(RISC)微处理器已超过了100SPECmarks 栅格并含有2.3兆兆(trillion)个晶体管和32K 字节的板上存储器。它是全管脚、软件与 SAB-R4000兼容的。SAB-R4400处理器在内部以外部输入时钟为2X 的时钟速度操作,并在外部75MHz/内部150MHz、67MHz/134MHz 和50M     

32位微处理器的边界扫描设计

对边界扫描测试的支持是９０年代设计的微处理器的基本要求,ＮＲＳ４０００ 微处理器的边界扫描测试共支持８条指令,其中６条是公开指令,２条是私有指令．ＮＲＳ４０００边界扫描测试设计的特色主要体现在它提供了一个芯片测试、诊断调试的统一控制接口,支持内建自测试和内部部分路径扫描测试,形成了一个以边界扫描测试为主体,以自测试和部分扫描测试为支持的芯片测试机制．     

一种嵌入式处理器间SPI总线通信优化方法

SPI(Serial Peripheral Interface,串行外设接口)作为一种全双工的同步通信总线,常用于嵌入式处理器间的通信.提出一种在P2020处理器与基于Xilinx K7 FPGA芯片的软核处理器间的SPI总线通信优化方法.利用SPI总线双向同步传输的特点,提出一种简易且有效的通信协议保证通信质量;根据SPI总线两端处理器的时钟频率,设置SPI总线波特率,提升数据传输速率;同时,考虑SPI总线两端处理器的处理频率的差异,设置合理数据传输延迟,保证数据传输的正确性和稳定性.实验结果表示,该SPI总线通信方法在上述平台中能够达到750KB/S的通信速率,能够满足多种嵌入式平台的数据传输需求.     

用CMOS工艺研制成功的1750单片处理机

半导体性能公司的PAOE 1750微处理机是DOD 1750A指令系统按VHSIO规模OMOS工艺实现的唯一的单片机。PAOE 1750A16位芯片有20兆赫、30兆赫或40兆赫几种时钟频率。它包括32位和48位浮点运算并在采用40兆赫频率。最大实现处理整数混合指令时每秒可执行500万条指令(MIPS)。PAOE 1750A为40兆赫频率时。执行空军DAXS浮点混合指令。其处理速度每秒秒可达2600万条指令(HIPS),20兆赫时每秒执行1200万指令。在52000平方密耳的芯片上有近200,000只晶体管。作为低     

共享外部超高速缓存的双处理机块的设计和实施

多处理机TICOM共享超高速缓存超高速缓存芯片共享总线总线利用流水线总线协犯低成本高性能的微处理器的有效性引发出了共享存贮多机系统的多种设计，导致基于共享存贮的商业产品迅速增加。这样的多机系统受存贮系统的构造影响极大，并且不难发现其主要构造包括局部超高速缓冲存贮器。系统装载的较大处理器，大型局部超高速缓存需要维持进出共享存贮的通信量在一个合理的水平。但是由于环境的限制，局部超高速缓存的实施不是一项简单的任务，特别是板上有效空间的普遍缺乏，更提出一个难于解决的问题。通常超高速缓存系统需要空间以支持对…     

一种采用收发双缓冲结构的1553B总线接口的设计与实现

从简化结构、提高实时性的角度出发,提出了一种RT模式下的1553B总线接口。该总线接口硬件上以BU-61580为总线协议处理器,以FPGA为主处理器,在FPGA内部实现接口粘合逻辑,省去额外电路,做到无缝链接。软件上在接收端采用子地址双缓冲模式,保证数据一致性和正确性,发送端提出了发送双缓冲机制,在保证可靠性的前提下提高了数据更新的实时性。详细阐述了总线接口的设计和实现方案,并通过仿真和实验手段证明了该接口方案的可行性和有效性。     

未来的高速军用总线设计考虑

在军用飞机上,航空电子设备系统之间的数据传送需要一条高速多路传输总线。VLSI可编程争用系统和局部区域网络标准,是一种可选用的方案。     

“拉维”战斗机上的1553B通讯系统

“拉维”(LAVI)飞机上的航空电子系统,是一个用MIL-STD-1553B通讯网络互连起来的、由大约二十个嵌入式计算机分系统组成的系统。这是一个由两条双余度总线组成的网络,该网络中传送的1553消息大约有300种。这些消息的一部分是周期性产生的,另一部分是随机产生的。此外,其中有许多消息对时间延迟有一定的要求,不允许有较长的时间延迟。本文较为全面地介绍了该通讯系统的结构、改进的静态总线控制规约ISBC、主要的数据结构、采用实时时钟的系统同步思想、出错管理策略、经总线进行分系统软件的加载和卸载、通讯系统的基本硬件MBI及其软件、以及在设计、调试中使用的先进的开发工具,测试分折工具等内容,对于国内通讯系统的研制开发,具有重要的参考意义。     

测控网遥控指令处理系统概述

本测控网遥控指令处理系统(NCPS)是一个使用多总线/68030微处理器的航天器遥控系统,由Bendix现场工程公司为美国航空航天局(NASA)地面测控站研制的。该系统将安装在全球地面站上,为航天计划操作控制中心(POCC)提供对航天器(如LANDSAT,跟踪与数据中继卫星和雨云-7卫星)操作的遥控能力。该NCPS要与POCC及本地操作员相互协作,共同处理配置请求,产生调制的上行序列,并向用户报告地面遥控线路的状态。本文分两部分介绍NCPS,第一部分叙述系统功能和硬件,第二部分叙述若干软件设计问题,包括:灵活的、可扩展的用户界面的实施,最大限度采用可复用软件模块以及Bendix现场工程公司设计的开发工具的验证。     

利用数字直接综合技术的空地链路指令数据编码

空地链路分系统(SGLS)在航天器与地面站之间提供全双工通信链路,完成遥控、跟踪、遥测和测距。上行指令信号是-S波段载波,用频移键控(FSK)指令数据对其调相。指令数据格式为三元(空,1,0)信号。指令数据速率为1,2和10Kb/s。本文所用方法利用数字直接综合技术(DDS)来产生SGLS指令数据和时钟信号。三元指令数据和时钟信号都输进编码器,数字式产生一个FSK副载波,该副载波带幅度调制的时钟。指令数据速率确定S,1,0单音的频率。数字直接综合技术能确保相位连续性,频率稳定度取决于微处理器晶振精度。从直流到2MHz以上范围内,频率分辨率可保持在几周以内。这就可以产生1和2kb/s指令格式,以及更新的10kb/s格式。软件加以修改即可适应其它指令格式。利用数字技术使编码器具有更强的自测试和更完善的出错报告能力。     

专用微处理器的评价和选择方法

本文提出了一种选择算法,工程师们可以采用这种算法选择专用微处理器。由于目前市场上微处理器种类很多,所以,这种自动算法具有实用价值。本文用两个实例验证了这种方法的实用性(应用 Cooley-Tukey算法进行快速付里叶变换;检查规范中的循环冗余码)。在上述两种应用中,使用的是Intel 8085,8086,Z-80和MC6800微处理器。     

小型计算机硬件结构

本文在一般叙述小型计算机主要硬件原理以后,还从机器一语言程序员的观点对系统进行了讨论。证明:机器将对程序员施加一定的约束。这些约束是必要的,以便能以适当成本提供计算能力。为了增大小型计算机的本本领,而不使其成本变得太高,必须发展小型计算机技术,从而使进入处理机的一条指令执行只需要传送所需总信息的一部分。处理机通过以前的指令,建立起现在的指令。微程序设计被认为是一个用来增强给定机器指令的可能本领的机构。可变控制存貯器是建立处理机和微程序设计的自然结果。     

高级伪码指令系统

目前,东京大学的科学卫星采用了伪码(PN)体制的指令系统。这种伪码体制是由一个15位参考伪码的“启动”码和一个15位“指令”码构成的,该“指令”码是逐位循环移动参考伪码获得的。这种伪码体制有15条指令。为了增加指令条数,本文作者研究了一种改进的体制。在这个新体制中,为了使最大指令条数增加到15×15=225,在上述“指令”码之后增加了一个17位“空位”和一个15位的“指令”码。这种新体制已经应用于科学卫星Ⅱ号SRATS(太阳辐射与热电离层结构)的指令系统中,同时还研制了一种采用集成电路的高级指令译码器。结果表明,这种译码器的电气和机械性能较之先前的译码器大有改善。本文给出了增加指令条数的方法、最佳参考伪码码型的研究结果以及采用集成电路的新指令系统的试验结果。     

CAN总线控制器与ARM微处理器的接口时序设计

在介绍CAN总线控制器和ARM微处理器接口特点的基础上,讨论了CAN控制器芯片 SJA1000和ARM微处理器S3C44BOX的接口时序的适配问题,给出了两者的接口方法和电路并进行了仿真分析。     

新一代高性能64位微处理器—Intel i860TM

Intel i860 ~(TM)是目前世界上最先进的64位微处理器-Intel i860 ~(TM)之一。Intel i860 ~(TM)采用 RISC 设计技术,将过去在大中型机和超级小型机中实现的功能集成到该处理器中,具有非常强的功能和非常广泛的应用领域。本文作者在大量消化资料的基础上,简要论述了 Intel i860 ~(TM)微处理器的主要功能与结构。     

基于机载多核弱序存储模型的共享内存驱动软件设计方法研究

随着航空电子系统承载的应用日趋复杂，飞机对机载计算机的计算力和功耗比要求不断提升，这也推动了嵌入式多核处理器的加速应用和普及。多核处理器在航空电子设备的深入应用，随之而来的是运行其上的软件复杂度急剧上升，面向应用的航电系统设计面临挑战。多核处理器平台由于需要面对并行、指令乱序、资源共享冲突等问题，而目前国内大多数机载嵌入式软件和驱动仍然是基于单核处理器设计和实现的，影响最大的是在机载嵌入式实时操作系统环境下的驱动软件，因此需要充分考虑多核带来的各方面影响，尤其是需要兼顾共享内存等资源的使用冲突和实时高效要求。本文结合机载航电多核处理平台的特点，提出了一种基于机载多核弱序存储模型的共享内存驱动软件设计方法，并基于该方法设计了FC 总线驱动和MBI 总线驱动，项目应用结果表明，设计的驱动程序在多核处理器平台上数据传输正确，验证了方法的正确性和有效性。     

高性能通用处理部件在航空电子系统中的应用

现代作战飞机对数据处理能力提出了大量的要求。为了满足这种要求,机载系统结构日益需要有多种用途的高可靠、高性能的分布处理节点。这些处理节点采用超高速集成电路/超大规模集成电路(VHSIC/VLSI)器件和表面安装工艺进行高度集成化和模块化设计。本文所述的Unisys/AT&T通用处理部件(GPPE)模块就是这种处理节点的具体实现,它可广泛应用于航空电子系统。 GPPE采用下一代简化指令系统计算机(RISC)微处理机技术,MIPS计算机系统公司的32位指令系统结构(ISA),工作频率为33MHz。该模块采用商用ISA和开放型系统结构,单宽度SEM-E军用模块的功能齐全极为经济有效。它还能让用户买到所需的开发工具。 GPPE还有多层数据安全机制和保护分类数据的多种特点。GPPE所用的6MB SRAM和512KB的EEPROM符合大型RISC寻址空间和实时操作系统的要求。网络总线(N总线)底板接口为分布处理环境中的模块间通信提供低开销的报文传送协议和宽带的通路。GPPE能够支持联合综合航空电子系统工作组(JIAWG)二级维护概念。模块上的维护控制器通过双测试与维护总线(TM总)端口支持模块状态信息的操作报告。单个联合测试功能组(JIAG)接口支持基地测试和若干机内自测试方法都综合在模块上,有很高的故障复盖率和测试可信度。 GPPE适用于要求性能     

强大的航空电子RISC处理机

Lockheed Sander 的航空电子局正加紧把 STAR MVR 单板计算机致力于国防应用,包括在通用座舱控制/显示子系统中对 C-130J 和 C-130/C-141飞机样式翻新增加 F-16航空电子及使用。STAR HVP(军用 VME 处理机)基于一种 MIPS 计算机系统芯片集的军用版本,并组合2种 Sander 设计的门阵列,每一种门阵列大约有20,000个门。一种 R3100浮点协作处理机,以12MFLOPS 的速度,实现 MIPS R3000 32位 RISC 微处理机。