共查询到19条相似文献,搜索用时 114 毫秒
1.
一种多码率QC-LDPC码译码结构设计与实现 总被引:1,自引:0,他引:1
为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码. 相似文献
2.
多码率RS码部分并行译码结构设计 总被引:1,自引:0,他引:1
为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和. 相似文献
提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9~34.8倍. 相似文献
4.
提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9 ~34.8倍. 相似文献
5.
为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究.通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个.使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码.优化结构与传统串并结构相比,译码速度相同,硬件资源可... 相似文献
6.
原模图LDPC码性能优异, 适合高速编译码, 但针对它的扩展和编码算法研究较少. 利用矩阵环与多项式环的同构关系, 提出了原模图LDPC码准循环扩展和生成矩阵求解的高效算法. 仿真结果表明, 用所提出的扩展算法得到的原模图LDPC码, 在相同的最大变量节点度条件下, 性能优于已知的最好无结构非正则码. 相似文献
7.
针对空间通信的特点, 对基于循环矩阵构造的一类正则准循环LDPC码进行了改进, 得到了一类非正则准循环LDPC码. 与原码相比, 这类非正则LDPC码的奇偶校验矩阵H具有3个特点: 行满秩, 具有下三角结构, 引入了一度变量节点. 前两个特性使得这种LDPC码的编码计算复杂度和结构复杂度都与校验位长度成正比, 从而便于编码器的软硬件实现. 第三个特性使码的迭代译码门限稍有降低, 但同时还能保证译码的收敛, 计算机仿真结果也证明了这一点. 本文还简化了对围长不小于6的条件的证明, 推导了系统码校验位的计算公式, 并在此基础上给出了利用移位寄存器的编码电路. 相似文献
8.
为了改善高误码率情况下低密度奇偶校验(LDPC)码稀疏校验矩阵重建算法的性能,基于迭代译码的思想提出了一种稀疏校验矩阵的重建算法。首先,利用对偶空间算法获取到部分非稀疏校验向量,并对其进行稀疏化处理。其次,利用稀疏化后的校验向量对LDPC码进行软判决迭代译码,从而对码字中错误比特进行纠正,以改善码字质量。然后,对纠错后码字再次进行校验向量获取,不断重复迭代。最后,实现LDPC码稀疏校验矩阵的重建。实验结果表明:在误码率为10-3量级下,针对IEEE802.16e、IEEE802.11n等协议下的LDPC码,所提算法均能有效完成重建,同时新算法的稀疏矩阵重建率要明显好于传统方法。 相似文献
9.
研究了空间通信用高速Reed-Solomon(255,223)码硬判决译码器的FPGA实现方法,提出一种新的纠错算法实现结构以最大程度提高译码器性能。设计中采用RiBM算法求解关键方程,并通过应用高速比特并行乘法器以及流水线和并行处理方法提高译码通过率。综合和测试验证结果显示,该译码器译码通过速率为1.7Gbit/s,译码延迟为296个时钟周期,优于目前同类型的RS译码器性能指标。 相似文献
10.
针对无源互调干扰信号的时变性和间断性特点,提出了利用低密度奇偶校验(LowDensityParityCheck,LDPC)码抗突发差错的特性来减弱无源互调干扰影响的方法。文章设计了LDPC编译码方案,采用了基于准循环矩阵的编码方案,并着重分析了译码环节,译码算法最终选定具有低迭代时延特点的基于行信息传递(RowMessagePassing,RMP)调度的最小和译码算法。译码仿真结果显示,用占空比为10%的脉冲模拟无源互调干扰,信噪比为3.1dB时,编码增益约为8.2dB。实测结果显示,信干比为2dB时,带有LDPC编码的系统误码率为0.00269,信干比增益超过10dB。 相似文献