基于原模图扩展的QC-LDPC构造方法

基于原模图构造的低密度奇偶校验码(LDPC)性能很大程度上取决于扩展算法。为此,提出了一种构造准循环低密度奇偶校验码(QC-LDPC)的新方法。所述算法经过两步扩展得到QC-LDPC:第一步是原模图去重边,在边置换条件的约束下,使扩展所得矩阵局部围长最大化;第二步进行准循环扩展,通过计算机搜索得到规定长度内的所有闭环路径,比较环长和近似环路外信息度得到置换矩阵的最优偏移量,目的是剔除连通性差的短环对码性能的负面影响。对于不存在重边的原模图,则直接进行准循环扩展。仿真结果表明,利用该方法构造的QC-LDPC在译码门限和误码平层两方面都具有优异的性能。     

适用于卫星导航系统的结构化LDPC码

结构化低密度奇偶校验码可通过基矩阵和扩展因子描述,具有较低的编译码复杂度和优异的译码性能。相比卫星导航系统IS-GPS-800协议中的非规则LDPC码,在校验位采用双对角和"a-0-a"连接关系的结构化LDPC码,同样可以达到线性复杂度编码。除此以外,通过设置不同的扩展因子和修剪操作,结构化LDPC码可以灵活支持不同多种长度的自适应传输,其中修剪操作的打孔/截短图案可以通过外信息转移(Extrinsic Informa-tion Transfer Charts,EXIT)分析方法优化。结合圈长分布和外信息度数谱联合优化设计方法,提出单个基矩阵的编码方案,通过配置不同的扩展因子和修剪方案,实现多种传输码长配置。译码仿真结果显示经过优化打孔/截短图案修剪的结构化LDPC码的译码性能要略优于IS-GPS-800协议中的非规则LDPC码。     

基于迭代译码的LDPC码稀疏校验矩阵重建

为了改善高误码率情况下低密度奇偶校验（LDPC）码稀疏校验矩阵重建算法的性能，基于迭代译码的思想提出了一种稀疏校验矩阵的重建算法。首先，利用对偶空间算法获取到部分非稀疏校验向量，并对其进行稀疏化处理。其次，利用稀疏化后的校验向量对LDPC码进行软判决迭代译码，从而对码字中错误比特进行纠正，以改善码字质量。然后，对纠错后码字再次进行校验向量获取，不断重复迭代。最后，实现LDPC码稀疏校验矩阵的重建。实验结果表明:在误码率为10-3量级下，针对IEEE802.16e、IEEE802.11n等协议下的LDPC码，所提算法均能有效完成重建，同时新算法的稀疏矩阵重建率要明显好于传统方法。      

深空通信中高性能低复杂度的QC-LDPC码构造方法

LDPC码字具有优异的性能, 在空间通信中得到广泛应用. 为进一步降低LDPC码构造及编码的复杂度, 给出了一种高性能、低复杂度的QC-LDPC码构造方法. 设计了扩展近似下三角阵(extern Approximate Lower Triangular, eALT)结构的全局矩阵, 通过增加双对角阵结构全局矩阵的列重, 降低差错平底(error floor). 为降低传统循环移位系数选择的复杂度, 提出了一种基于Zig-Zag的移位系数设计方法, 采用数学公式计算循环移位系数, 无需计算机搜索即可完全消除长度为4的短环. 给出了所构造码字线性编码的实现过程. 仿真结果表明, 所提构造方法在保证线性编码复杂度的前提下, 增大了码字间最小距离, 降低了差错平底, 提高了码字性能; 采用结构化的方法设计循环移位系数, 无需计算机搜索即可消除4环, 所构造的码字与CCSDS标准中的码字在性能相近的情况下, 降低了实现的复杂度.      

采用LDPC码方案的战术数据链系统

战术数据链系统能够提高部队信息化作战能力,其中信道编码技术是保证消息传输可靠性的关键技术之一.构建了一种新的战术数据链系统,系统采用低密度奇偶校验(LDPC,Low-Density Parity-Check)码方案,LDPC码是适用于传输可靠性要求高的通信系统的新型码组.介绍了LDPC码方案中的和积算法,描述了系统的传输模型,分析了系统在固定频率和加性白色高斯噪声(AWGN,Additive White Gaussian Noise)信道条件下的链路性能.利用计算机进行蒙特卡罗仿真,结果表明:在AWGN信道和瑞利衰落信道下,LDPC编码方案可以有效地降低数据链系统的误比特率,取得比采用里德·所罗门编码的联合战术信息分发系统更好的误码性能.LDPC码作为信道编码技术的备选码组,为进一步提高战术数据链的可靠性提供了一种解决方案.      

改进的基于剩余度置信度传播的LDPC解码算法

低密度奇偶校验（LDPC,Low-Density Parity-Check）码的剩余度置信度传播（RBP,Residual Belief-Propagation）和基于行的剩余度置信度传播（NWRBP,Node-Wise RBP）解码算法的性能提升非常有限且计算复杂度较高.提出改进的RBP（ERBP,Enhanced RBP）算法,在一个子迭代中,仅更新一个消息,然后设置被更新消息所在行的所有节点的剩余度值为0,使得ERBP解码算法在每个子迭代中使用不同行的消息进行计算,以加速迭代收敛.不同的LDPC码用于对所提出的算法进行性能仿真.仿真结果表明,与其他算法相比,ERBP算法降低了误帧率（FER,Frame Error Ratio）,并加快了迭代收敛速度.      

一类准循环LDPC码及其编码

针对空间通信的特点, 对基于循环矩阵构造的一类正则准循环LDPC码进行了改进, 得到了一类非正则准循环LDPC码. 与原码相比, 这类非正则LDPC码的奇偶校验矩阵H具有3个特点: 行满秩, 具有下三角结构, 引入了一度变量节点. 前两个特性使得这种LDPC码的编码计算复杂度和结构复杂度都与校验位长度成正比, 从而便于编码器的软硬件实现. 第三个特性使码的迭代译码门限稍有降低, 但同时还能保证译码的收敛, 计算机仿真结果也证明了这一点. 本文还简化了对围长不小于6的条件的证明, 推导了系统码校验位的计算公式, 并在此基础上给出了利用移位寄存器的编码电路.      

高动态环境扩频系统伪码延时的精确估计方法

针对在高动态环境直接扩频系统伪码延时测量所遇到的问题,分析了多普勒频移对伪码延时的影响.利用扩展卡尔曼算法(EKF)对高动态直接扩频信号的载波相位和频率进行了估计,并利用载波辅助技术测量载波相位的变化值来校正伪码延时环,减小多普勒频移对伪码延时的影响,得到了精确的延时估计值,提高了伪码延时锁定环的动态跟踪性能.     

LDPC码对无源互调干扰下通信性能改善研究

针对无源互调干扰信号的时变性和间断性特点,提出了利用低密度奇偶校验（LowDensityParityCheck,LDPC）码抗突发差错的特性来减弱无源互调干扰影响的方法。文章设计了LDPC编译码方案,采用了基于准循环矩阵的编码方案,并着重分析了译码环节,译码算法最终选定具有低迭代时延特点的基于行信息传递（RowMessagePassing,RMP）调度的最小和译码算法。译码仿真结果显示,用占空比为10%的脉冲模拟无源互调干扰,信噪比为3.1dB时,编码增益约为8.2dB。实测结果显示,信干比为2dB时,带有LDPC编码的系统误码率为0.00269,信干比增益超过10dB。     

一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

空地量子密钥分发网络中数据协调方案

在空地量子密钥分发网络中，空中平台的硬件设备限制使得后处理阶段数据传输速度以及处理能力减弱。针对空中平台的特性，提出了一种适合空地量子密钥分发网络的数据协调方案。首先，采用量子纠错技术减少原始密钥的误码率；其次，设计了一种新方法用来制备低密度奇偶校验（LDPC）译码算法中的随机置换序列；最后，兼顾LDPC译码算法性能和算法硬件实现复杂度，选取了软判决中最小和译码算法。仿真分析表明:量子纠错处理后的原始密钥误码率明显减少，错误率由29.5%减少为4.4%；使用新方法生成随机置换序列，在保证序列随机性的前提下效率提升，生成长度为10 000的随机置换序列所用时间约为0.019 s；LDPC译码算法中最小和译码算法性能适中且硬件实现简单。      

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.