基于卫星图像的CDF9/7提升小波变换硬件实现

研究JPEG2000标准中CDF9/7提升小波的硬件实现问题,提出一种适合大尺寸卫星图像实时处理的FP GA设计,并对其进行仿真验证。该设计使用VHDL语言进行描述,并以XiLinxVirtexII系列中的xc2v1000-4bg575器件 为基础,在ise6.1下完成综合,用Modelsim5.8进行后仿真。综合器件最高工作时钟110MHz。分析表明,该设计在功耗 和资源敏感的场合具有优势。     

数字正交变换的FPGA实现

文章采用VHDL语言与原理图输入相结合的方法,运用ALTERA公司STRATIX系列FPGA器件,实现了Rader正交变换算法,并用QuartusⅡ和Matlab软件对设计进行了联合仿真,然后将设计下载到FPGA开发板上进行了硬件验证。     

基于FPGA的RAKE多径搜索器的关键技术

介绍了应用VHDL技术设计RAKE接收机多径搜索器的关键技术。详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实现。     

在系统可编程(ISP)技术在本科毕业设计中的应用

在本科毕业设计中引入在系统可编程（ISP）技术，奖重点突出ISP技术的特点，这些特点包括各个公司生产的可编程器件知识、软件工具系统、自顶而下的设计思想和硬件描述语言（HDL）等。学生通过毕业设计教学环节的学习，能全面地了解和掌握在系统可编程技术，也能提高学生的创新能力和解决实际问题的能力，本文通过实例介绍了我们在本科毕业设计中取得的一些实践经验。     

JPEG2000算术编码的研究及其FPGA设计

讨论JPEG2000标准中算术编码器的硬件实现问题,提出一种适合静止图像实时处理的FPGA设计,并对其作仿真验证。该设计使用VHDL语言进行描述,并以X ilinx VertexⅡ系列中的xc2v250-6 fg256器件为基础,在ise6.1完成综合,用Modelsim5.7进行后仿真。综合器件最高工作时钟103MHz。分析表明,该设计能满足JPEG2000框架下灰度图静态压缩的实时处理要求。     

基于CPLD的循环冗余校验码的实现

本文介绍了利用VHDL语言，在MAXPLUSⅡ平台上，使用CPLD实现串行、并行两种信源方式的CRC码的设计及其模型验证结果。无论是串行，还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块，完成数据传输中的差错控制。同时在用硬件实现CRC码传输的过程中，比较了串、并两种方式的优缺点。     

一种防继电器弹跳电路在导弹时间测量中的应用

结合某型导弹时频测量装备研制，针对电磁式继电器接点通断瞬间的抖动会对其控制的电路（测试电路）产生很大影响，造成被控电路（测试电路）的工作状态不稳定；介绍了一种ISP—CPLD（ISP—In System Programmability；CPLD-Complex Programmable Logic Device）器件—MACH4系列器件，给出了开发设计流程，详细讨论了基于ISP—CPLD器件的防继电器弹跳电路的设计方法。     

基于电子倍增CCD的微光成像遥感器焦面电路设计

文章介绍了一种以EMCCD为探测器件的星载遥感器焦面电路实现方案。利用FPGA基于VHDL语言设计了驱动时序发生模块,运用直接数字频率合成技术、LVDS总线传输技术和大幅值信号放大技术构建了EMCCD硬件驱动电路。为满足卫星在线配置的需求,电路设置了遥控遥测接口模块。在EMCCD读出模块和焦面电源模块设计中提出了一定的降噪方法。最后,对EMCCD焦面电路样机进行测试,证实了该设计的有效性和可行性。     

DVB-S接收机中时钟与载波同步的FPGA实现

介绍数字滤波平方定时算法和硬判决型科斯塔斯环的基本原理,并基于这两种算法,用可编程器件FPGA实现DVB-S接收机中的采样时钟同步和载波同步。整个设计基于XILINX公司的ISE平台,用VHDL编程语言通过逻辑综合和仿真在xc3s2000 FPGA芯片上实现。     

一种高速卷积编解码器的FPGA实现

在现场可编程逻辑器件(FPGA)的基础上，采用模块化设计，将超高速集成电路硬件描述语言(VHDL)和原理图混合输入，设计了一种可实现数据高速传输的卷积编码器和维特比译码器。在编码器和译码器中采用(7，3／4)增信删余方式以提高编译码效率。设计的维特比译码器速率可达100Mb／s。     

TDICCD时序设计在FPGA中的工程实现

文章结合TDICCD和FPGA器件特点，主要从设计目标分析，VHDL算法描述、综合、布线、仿真、代码优化、代码测试验证等几方面，阐述了TDICCD时序设计的全过程；利用同步设计的思想避免了竞争与冒险；利用RC延迟模块实现了时序的精确调整；利用模块化思想提高了代码的可重用性、可测试性、可读性。最终，实现了一个6MHz像元输出速率下能正常工作的TDICCD的成像系统。     

Xilinx ISE结合MATLAB对数字系统进行联合设计与仿真方法

文章介绍一种Xilinx ISE结合MATLAB对数字系统进行联合设计与仿真的方法,这种方法通过MATLAB来完成数字系统的原理方案仿真、分模块设计仿真和系统参数获取;在Xilinx ISE FPGA设计软件中编写VHDL语言程序来实现具体设计;在ModelSim波形仿真软件中进行波形仿真;通过比较Xilinx ISE与MATLAB的仿真结果差异来实现硬件模块的功能验证、模块内参数的调整和系统功能的直观验证;最后以某一设计实例介绍了该方法的具体应用。     

基于CPLD的循环冗余校验码的实现

本文介绍了利用VHDL语言,在MAXPLUSⅡ平台上,使用CPLD 实现串行、并行两种信源方式的CRC码的设计及其模型验证结果.无论是串行,还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块,完成数据传输中的差错控制.同时在用硬件实现CRC码传输的过程中,比较了串、并两种方式的优缺点.     

FPGA构造支持SDLC同步协议的接口电路

支持SDLG同步协议的信息传输总线，在弹上得到广泛的应用，介绍以FPGA为核心的支持SDLG同步协议接口电路的设计，也给出了实现该设计的原理性框图，介绍了该接口电路的工作过程。该接口电路用VHDL语言设计，能够很好地移植到弹上各种需要支持SDLG同步协议的设备中。     

基于FPGA的大时宽带宽积频域脉压设计

介绍了基于ALTERA公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法.在分析了基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成了最大4096点块浮点FFT.整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现.结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的.     

TDICCD时序设计在FPGA中的工程实现

文章结合TDICCD和FPGA器件特点,主要从设计目标分析,VHDL算法描述、综合、布线、仿真、代码优化、代码测试验证等几方面,阐述了TDICCD时序设计的全过程;利用同步设计的思想避免了竞争与冒险;利用RC延迟模块实现了时序的精确调整;利用模块化思想提高了代码的可重用性、可测试性、可读性。最终,实现了一个6MHz像元输出速率下能正常工作的TDICCD的成像系统。     

用可编程逻辑实现SOC的中断扩展

针对传统的航天控制系统中断控制电路集成度低,可移植性差的特点,在SOC系统中,利用可编程逻辑设计实现了二级中断控制电路。介绍了用VHDL语言实现中断控制器的方法,及如何使用SOC实现对中断的控制,设计去除了传统IC电路的繁琐,实现了数字化、集成化设计,这种设计方法的优点是方便更改中断顺序,设计更改周期短、成本低。     

基于ISP1160的嵌入式USB Host技术研究

文章研究的对象是基于ISP1160和ARM控制芯片LPC2214的嵌入式USBHost。简要介绍了USB通讯数据流结构中的主机模块,叙述了ISP1160和LPC2214之间硬件连接的设计和实现,重点分析了ISP1160软件驱动的结构和USB主机堆栈的开发设计过程。     

基于FPGA的半硬回收数据采集存储系统设计

文章介绍了基于FPGA的半硬回收数据采集存储系统的多片A/D数据编码技术、有限硬件资源下的大容量Flash读写技术、USB接口设计。利用VHDL语言和QuartusⅡ7.1软件完成了系统设计及软件仿真。实验表明:所设计的系统实现了16通道10 kHz的数据采样和存储,与计算机接口数据传输速率达8 Mbit/s,系统运行稳定可靠。     

一种高可靠串行通信协议研究及其控制器IP核设计

为满足军用和航天等领域高可靠串行通信的应用需求,本文通过对曼彻斯特编码、汉明码编码和数据帧冗余等技术进行研究,设计并用VHDL语言实现了高可靠串行通信控制器IP核。将该IP核集成到LEON2中进行了性能仿真和测试,结果表明该IP核较明显地提高了系统串行通信的可靠性。