一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.      

符合CCSDS标准的RS(255,223)码译码器的FPGA实现及其性能测试

RS（Reed-Solomon)码是差错控制领域中一种性能优异的非二进制分组循环码，由于它具有很强的随机错误和突发错误的纠错能力，被CCSDS，NASA，ESA等空间组织接受，广泛应用于深空探测中．本文采用改进的Berlekamp算法，用FPGA实现了符合CCSDS标准的RS(255，223)码译码器；介绍了该译码器的实现流程、性能测试方法和基于PCI总线接口的测试平台；给出了测试结果，并且对理论上RS(255，223)译码器的误码性能与实际测试的误码率结果进行了比较和分析．验证结果证明该译码器能工作在400Mbps以上的码率，使用FPGA资源180000门，译码效果与理论上译码效果一致．     

CCSDS-RS(255,223)码高速译码器的硬件实现研究

研究了空间通信用高速Reed-Solomon(255,223)码硬判决译码器的FPGA实现方法,提出一种新的纠错算法实现结构以最大程度提高译码器性能。设计中采用RiBM算法求解关键方程,并通过应用高速比特并行乘法器以及流水线和并行处理方法提高译码通过率。综合和测试验证结果显示,该译码器译码通过速率为1.7Gbit/s,译码延迟为296个时钟周期,优于目前同类型的RS译码器性能指标。     

多码率串并Viterbi译码器优化设计

为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究.通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个.使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码.优化结构与传统串并结构相比,译码速度相同,硬件资源可...     

非标准参数的CCSDS Turbo码译码器性能仿真

实现了一款具有通用性的Turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16384bit内255bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.     

基于GPU的LDPC存储优化并行译码结构设计

提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9 ～34.8倍.     

新型的数控译码模块结构的研究与实现

为了能为用户快速开发出使用不同指令格式的数控系统译码模块,提出了一种新型的译码模块结构.将译码模块划分为输入数据子模块、内部数据接口子模块和功能函数子模块三个独立的子模块.在内部数据接口子模块中,把数控指令进行了形式化表达,实现了输入数据子模块与功能函数子模块的隔离,减弱了译码数据计算对于数控指令格式的依赖.分析了数控加工指令与特征的对应关系,利用基于特征的思想对数控加工指令进行了分类.利用这一分类将功能函数子模块的计算结果以数据集合的方式输出,促进了功能函数子模块的独立.结果表明这种结构中的各子模块具有良好的可重用性,提高了译码模块的开发效率.     

专用指令集在基于FPGA的神经网络加速器中的应用#br#

近年来，表现出极其优越性能的神经网络算法对硬件算力的要求逐渐提高.在一些低功耗场景如星载系统中，拥有可编程重构、高并行等特性的FPGA是神经网络算法较为合适的硬件加速平台.为了解决传统神经网络硬件加速器设计中片内资源消耗大、各功能模块耦合性高等问题，设计实现了一套专用AI指令集并应用在了基于FPGA的神经网络加速器的设计中.文章首先介绍了该指令集的设计方案.整个指令集由指令寄存器、指令解释器、指令转发模块、内存管理单元和多个模块构成.通过该指令集可实现对不同模块的复用，降低模块之间的耦合性.并以YOLOV3 Tiny网络模型为例，对比了平铺式和指令控制式两种加速方案的逻辑资源的消耗.验证了应用专用指令集可以减少约50%的FPGA逻辑资源的使用.     

非系统RS码的删／错译码算法

研究了非系统RS码的删/错译码算法。详细阐明了删/错译码原理,推导了各步的计算公式。该算法特别适用于干扰严重的组合信道中级连RS码的译码。     

一种适用于卫星数据传输的高效编解码算法

提出了一种喷泉编解码方法,又称为快速速龙码（RRC）,该编码方法能实现与传统速龙码相同的差错控制效率的同时,时间复杂度相对更低。相对传统速龙码,在编码过程中无需计算中间节点,直接通过生成矩阵计算校验节点;其解码方法是先通过置信传播（BP）算法对校验节点进行降度之后,再对校验节点降度之后组成的矩阵进行高斯消元法解码,从而降低矩阵规模。改进后的算法更加高效和简单,适用于航天器空间通信中的应用层数据传输、存储保护和深空探测信号传输。     

比特并行Reed—Solomon编码器的设计

研究高速ＲＳ码编码器设计问题。给出了最优对偶基的计算方法,研究了用对偶基下的ｂｉｔ－ｐａｒａｌｌｅｌ乘法器构成ＲＳ码系统码编码器。编码器可以达到较高的吞吐率。     

基于伴随式的分布式联合信源信道编码

提出一种基于伴随式(Syndrome)的具有抗差错性能的分布式联合信源信道编码方案.在不增加编码端复杂度的前提下,设计一种新的基于伴随式的编码器,使其同时具有压缩和抗差错的性能;其次,设计相应的译码器,并改进现有的联合译码算法,在译码中引入新的信息交互过程,提高了译码性能.仿真结果表明:该方案的性能优于现有的基于伴随式的分布式联合信源信道编码方案的性能,而且在信噪比较高时,该方案的性能也优于基于校验位(Parity)的分布式联合信源信道编码的性能.     

一类准循环LDPC码及其编码

针对空间通信的特点, 对基于循环矩阵构造的一类正则准循环LDPC码进行了改进, 得到了一类非正则准循环LDPC码. 与原码相比, 这类非正则LDPC码的奇偶校验矩阵H具有3个特点: 行满秩, 具有下三角结构, 引入了一度变量节点. 前两个特性使得这种LDPC码的编码计算复杂度和结构复杂度都与校验位长度成正比, 从而便于编码器的软硬件实现. 第三个特性使码的迭代译码门限稍有降低, 但同时还能保证译码的收敛, 计算机仿真结果也证明了这一点. 本文还简化了对围长不小于6的条件的证明, 推导了系统码校验位的计算公式, 并在此基础上给出了利用移位寄存器的编码电路.      

基于重加权低秩近似和高斯混合模型的图像块效应去除算法

针对离散余弦变换(Block-based Discrete Cosine Transform, BDCT)在图像解码器处产生的块重构伪影现象,提出了一种联合两种先验知识的图像去块效应算法,这两种先验知识分别是重加权低秩近似和高斯混合模型。该算法首先利用重加权低秩近似来增强图像块之间的局部结构和非局部的自相似性,有效地保留原始图像中更多的精细结构。其次,还利用高斯混合模型对块状伪影进行建模获得更可靠、更鲁棒的结果。通过在标准测试图像上的实验表明,提出的算法在主观视觉效果和客观评估方面均优于其他的块效应去除方法。