单片微型计算机在遥控编译码器中的应用

通过介绍一种遥控编译码器的设计，展示了单片微型计算机技术在遥控设备中的应用前景。新设计编译码器采用软、硬件相结合的方法，具有功能齐全，小型廉价，稳定可靠的特点，可以在不变动硬件设计的情况下，仅修改软件，实现对编码、译码方式，指令码内容，发码波特率等的修改。该套编译码器将使靶场的靶标遥控能力有较大的提高。     

一种高速卷积编解码器的FPGA实现

在现场可编程逻辑器件(FPGA)的基础上，采用模块化设计，将超高速集成电路硬件描述语言(VHDL)和原理图混合输入，设计了一种可实现数据高速传输的卷积编码器和维特比译码器。在编码器和译码器中采用(7，3／4)增信删余方式以提高编译码效率。设计的维特比译码器速率可达100Mb／s。     

NASA航天飞机遥测数据的维特比译码器

用于处理航天飞机遥测数据的数据通信系统已在新墨西哥白沙靶场这里的遥测主控站JIG-56中建成。因为航天飞机数据进行了卷积编码,因此该数据系统需要Viterbi译码器。但是航天飞机采用的是非标准码,过去勾空间飞行器提供译码器保障的工厂已不再生产这些译码器。由于没有其他公司为航天飞机数据译码设计Viterbi译码器,为此研制了这种所需的译码器。本文叙述了这种译码器的性能要求及其设计。     

RS码在旋转头数字磁记录器中的应用研究

本文讨论了数字磁记录器的差错控制方案以及ＲＳ码在旋转头数字磁记录器中的应用。简介ＲＳ码译码器的实现原理和方法。本文所介绍的原理与方法对ＢＣＨ码译码也适用的。文中给出了用ＥＰＬＤ实现的ＲＳ码译码器的结构．经实验测试，该译码器的速度可以达到４７Ｍｂ／ｓ，并成功地用于旋转头数字磁记录器（模样机）中。文章最后提出了ＲＳ码编译码器设计中有关问题与建议。     

基于DVB标准的RS码编译码器的实现

论文介绍了DVB标准的RS码的编译码的设计和实现,针对有限域乘法的代数特点,提出了一种新的有限域乘法器结构,大大降低了编译码电路的复杂度。在传统的译码器基础上,设计了新的译码器结构,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列（FPGA）芯片上实现和验证了该设计结构。     

一种卫星通用遥控指令译码器设计

针对卫星传统遥控指令译码器已经无法满足通用性、适应性、好用易用及批量生产的要求,提出了一种新型遥控指令译码器设计。与传统遥控指令译码器相比,新型遥控指令译码器能够同时适应脉冲编码调制(PCM)遥控体制和空间数据系统咨询委员会(CCSDS)分包遥控体制的两种标准;并且配置了两种输入接口,既能直接接收地面发送的直接指令帧进行译码输出,又能接收星载计算机发出的间接指令帧进行译码输出。新型遥控指令译码器配置的与星载计算机的接口以及具备的自主健康管理功能,非常适用于有智能化自主运行管理需求的卫星。该译码器通用性和适应性强,非常适用于高集成度的抗辐照专用集成电路(ASIC)器件研制,以及高可靠性和长寿命产品的批量生产。新型遥控指令译码器设计已在新遥感平台及相应的卫星研制中得到验证。与传统遥控指令译码器相比,新型遥控指令译码器的功能、性能均得到显著提高。     

萤火一号火星探测器遥控译码器设计与实现

对萤火一号(YH-1)火星探测器遥控译码器的设计与实现进行了研究.给出了遥控译码器的基本功能及适合深空的通信链路协议,介绍了采用模块化设计的硬件和工作模式.给出了可靠性和安全性保障措施.多次地面试验结果表明:YH-1火星探测器遥控译码器设计合理,与其他设备接口匹配正常,各项设计指标满足任务书的要求,设备运行稳定.     

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。     

基于FPGA最大迭代次数可变的LDPC译码器设计

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。     

基于CPLD的巴克码信号发生器与译码器

本文利用CPLD设计了一个11位的巴克码信号发生器，该发生器具有单次和连续输出功能，同时也设计出了一个11位的译码器来驱动发光二极管，当接收到巴克码时发光二极管亮，没有检测到时则发光二极管灭。     

基于新Euclid实现结构的高速RS译码方案及FPGA实现

Reed-Solomon码具有很强的突发与随机错误纠正能力,已经被广泛应用于卫星通信、军用通信、计算机系统等领域.本文以修正的Euclid(ME)算法为核心算法,设计了一种具有流水线结构的高速时域RS译码方案.对于ME算法提出了一种新的实现结构,取消了一般ME电路实现结构中用来终止迭代的控制电路.用新ME实现电路构成的RS译码器结构简单、规则,易于FPGA实现.以具有8个符号纠错能力的RS(255,239)译码器为例,完成了RS译码器的FPGA设计.工作时钟频率为45MHz时,译码器的吞吐率达到360Mbit/s,译码延迟仅为402个时钟周期.     

一种纠3错BCH译码器的FPGA设计

文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。     

基于CPLD的巴克码信号发生器与译码器

本文利用CPLD设计了一个11位的巴克码信号发生器,该发生器具有单次和连续输出功能,同时也设计出了一个11位的译码器来驱动发光二极管,当接收到巴克码时发光二极管亮,没有检测到时则发光二极管灭.     

扩展循环码译码

文章讨论扩展循环码的译码方法。这种译码方法是在原码译码器基础上增加扩展伴随比特计算及复位电路和修正伴随式次数计数电路等组成,电路结构简单、实用。扩展码译码器的检错能力比原码译码器的检错能力增加1位,而纠错能力相同。另外,本文还讨论了利用扩展码纠组合信道错误的译码方法。     

2~(k-1)/(2~k-1)R,R及(1/2)R,R阶梯式加权电阻解码网络

本文提出一种(2~(k-1))/(2~(R-1))R,R阶梯式加权电阻数模译码器,并对权电阻精度进行分析。这种译码器在特殊情况下为常用(1/2)R,R阶梯式译码器。文中推导出通用公式,并进行实验测量。理论值和实测值较接近。     

用EPROM实现循环码译码的方法

本文提出一种利用EPROM实现循环码的错误图样检测器,从而构成梅吉特译码器的译码方法。这种方法构成的译码器具有电路简单,容易实现的优点,电路复杂的程度只与码的监督位数有关。文中叙述了用EPROM实现复杂组合逻辑电路的方法和用EPROM构成循环码译码器的方法。并给出了可用本文提出的方法可译的部分循环码表。     

基于TSV的星载微系统设计与可靠性实现

基于硅通孔TSV（Through Silicon Vias）的星载微系统，通过硬件框架设计、TSV关键工艺设计、CPS仿真设计、全流程测试及可靠性研究，最终在全国产化高温共烧陶瓷HTCC（High-Temperature Co-fired Ceramics）管壳内集成了抗辐照海量信息处理器、抗辐照大容量存储器、抗辐照微控制器、抗辐照38译码器等器件，形成43 mm×43 mm×5.65 mm的气密性封装星载微系统，具备高可靠、高性能的处理能力以及星上常用的控制和通讯接口，可用于星上载荷信息实时处理及星务平台控制管理，可以有效替代现有的板级产品，实现星载电子系统的小型化、集成化。     

高码速率数据传输系统

介绍了数据传输系统的基本结构原理，重点介绍了１００￣１６０Ｍｂｉｔ／ｓＤＰＣＭ－ＡＱ（自适应量化差分脉冲编码）编码译码器和１２０Ｍｂｉｔ／ｓ ＱＰＳＫ（四相移键控）调制解调器的设计原理及实现方法。列举了目前国内外先进遥感卫星上的高速数传系统和性能指标。指出了高速数传系统的关键技术和发展前景。     

一种单总线结构的模型机设计方案

提出了一种模型机设计方案,组成部件通过单总线连接构成数据通路。指令采用定长16位的固定格式,可支持多种寻址方式。对于控制器的设计,时序部件以最复杂的指令的执行过程为基准采用同步控制方式产生时序信号,指令译码器由基本门电路构成,微操作信号发生器采用组合逻辑方式实现。     

一种高速Reed—Solomon译码器的实现结构与Simulink建模仿真

将修正的Euclid算法作为RS译码的核心算法，讨论了一种RS译码算法的原理与实现结构；以最终采用FPGA实现该RS译码算法为目的，使用Simulink工具建立了RS编译码器的精细模型。