一种存储器容错设计方法

空间辐射环境常导致存储器发生单粒子翻转,设计了一种基于Hsiao编码的EDAC电路,并通过编解码电路复用的策略来进一步减小电路面积,该电路与目前广泛应用的扩展Hamming码电路相比,面积减少了近50％,速度提高了近20％,并采用了一种新颖的方法来实现单错自动回写功能,可有效解决CPU中断行为．通过增加控制寄存器的三模冗余（TMR）设计来保证存储器操作的正确性,仿真验证了该设计的有效性和优越性．     

面向宇航应用的高可靠SoC异常处理系统设计

实现了面向宇航应用的高可靠SoC异常处理系统软硬件设计.为提高可靠性，将处理器及异常处理系统寄存器进行冗余设计，对SoC片上SRAM及各外设存储模块引入EDAC检错/纠错(纠一检二)机制.采用中断控制器统一管理众多的外设中断请求，对数据/指令的EDAC校验一位错和二位错异常，引入不同的硬件处理机制.一位错可通过EDAC逻辑纠正，不影响处理器正常运行，通过中断控制器以异步异常方式处理；二位错不能被EDAC逻辑纠正，影响处理器指令执行，通过总线反馈信号以精确同步异常方式处理，保证了异常响应的效率和系统可靠性.仿真验证结果表明，该异常处理系统可正确处理SoC众多外设和处理器内部异常.本文中的设计方法对高可靠处理器异常处理系统设计具有一定的参考价值.     

SpaceWire光纤总线时钟同步方法研究

将SpaceWire ECSS-E-50-12C标准中基于Time-Code时间分发的同步方式应用于SpaceWire光纤总线系统中时,存在计时精度不高且计时长度短、延时误差不可控、频率偏差无法补偿的问题,不能满足纳秒级的时钟同步需求。针对以上问题,提出了使用从节点的本地时钟计数、时间戳计算平均延时、以及根据时钟频率偏差调整动态时钟计数的方法,消除时钟同步过程中时钟延时、抖动和频率漂移的影响,提高时钟同步精度。通过仿真验证,在光纤总线系统主节点和从节点的时钟频率不同,传输延时为80ns,延时抖动为8ns,且同步间隙为100μs的情况下,优化后的时钟同步精度达到了从100μs到24ns的提升。