多码率串并Viterbi译码器优化设计

为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究.通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个.使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码.优化结构与传统串并结构相比,译码速度相同,硬件资源可...     

一种准循环低密度校验码部分并行编码结构设计

为了满足在一个系统中使用多码率低密度奇偶校验（LDPC）码字的需求,设计了一个多码率准循环LDPC（QC LDPC）码编码器;按照功能,将编码器分成输入缓存单元（ISU）、生成矩阵存储单元（GMSU）、矩阵乘法运算单元（MMU）以及输出缓存单元（OSU）4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4, 0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列（FPGA）EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5 339个逻辑单元,占FPGA总逻辑单元的7%,耗费439 296比特的存储器资源,占FPGA总存储器资源的6%。     

基于蜻蜓膜翅结构的飞机加强框的仿生设计

由于机动性和能耗的要求,飞机设计过程当中轻量化设计是十分重要的。经过亿万年的进化,在承受自身重量及生长环境的载荷过程中,生物体获得了适应环境的最优结构。通过分析蜻蜓膜翅和飞机机身加强框的结构相似性,提取决定蜻蜓膜翅结构优良力学性能的结构特征,将其应用到飞机机身加强框的设计当中,并用有限元工具验证了结构的优化效果。在同样的承载条件下,仿生型结构的比刚度比原型结构提高了2%~6%,比强度提高了1%~8%。同时,仿生型结构的最大应力减小,而最小应力明显增大,因此其应力分布更加均匀,从而体现了仿生结构件材料的优化分布和最大效能。     

非规则LDPC码译码量化问题研究

对应用于国家数字电视地面传输标准的非规则LDPC码的log-BP译码算法实现中的量化问题进行研究,针对三种不同的编码效率的码字,对接收数据和中间变量进行均匀和变精度量化方案设计,并在高斯信道上仿真。通过对误码率和译码硬件复杂度两方面的对比和优化,得出了标准采用的LDPC码log-BP算法量化的实用性结论,作为硬件实现及其他应用的重要依据和参考。进一步指出对中间变量采用“变精度量化”方案,可使误码率非常接近无量化处理。     

一种基于矩阵分裂的QC-LDPC码Log-BP译码方法

 针对高码率的准循环低密度奇偶校验码（QC-LDPC）提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元（CNU）与变量节点更新单元（VNU）规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。     

多码率RS码部分并行译码结构设计

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.     

一种基于小波零树的彩色图像编码算法

为提高基于分层树的集合分割算法(SPIHT)的编解码速度,对算法结构重新设计,提出了一种简单的无链表小波零树编码算法.通过预处理和主处理过程实现了流水线编码结构,减少了存储器的访问频率.预处理完成对所有节点显著性的标注,主处理完成无链表的零树编码.对彩色图像编码时首先进行RGB空间到YUV空间的变换,然后在比特平面扫描过程中,依次对YUV三个平面进行编码,这样输出的码流是完全嵌入式的.一般情况下,亮度分量的最高显著平面都高于色度分量.因此通过色度分量输出控制策略,可以进一步提高算法对彩色图像的编码性能.硬件实现结果表明,改进后算法的编解码速度明显提高,而率失真性能并没有下降,所以新算法特别适合高分辨率或不规则图像的编解码芯片设计.     

分块选择重传的LDPC码混合自动重传请求协议设计

提出一种分块选择重传(SSR)的LDPC码混合自动重传请求(LDPCC-HARQ)协议设计。根据LDPC码译码失败后错误码字的位置分布与译码器输入的对数似然比之间关系的统计特性,将接收码字依据信道条件分块,并选择受信道损害最严重的若干块进行重传。仿真结果表明,SSR-HARQ协议与传统整包重传的WPR-HARQ协议相比,在降低误码率、改善译码性能的同时提高了传输效率,另外在硬件实现中不消耗更多的存储器资源。SSR-HARQ协议适用于含有突发错误并对误码率控制要求很高的信道环境。     

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.