高速传输图像压缩系统设计与实现

介绍一种高速传输图像压缩系统的设计和硬件实现方案。编码方法用一种改进的 SPIHT压缩编码算法 ,基于一片十万门 FPGA实现压缩核心算法的硬件。该系统目前已经实现了对帧尺寸为 1 2 8× 1 2 8,8bpp,帧频为 1 0 0 f/s的连续图像进行高速实时压缩 ,若作优化还可达到更高的帧频 ( >1 5 0 f/s)     

适用于空间通信的LDPC码GPU高速译码架构

鉴于目前空间通信对高速、可重配置信道译码器的需求,利用图形处理器(GPU)的并行化运算特点,提出了一种低密度奇偶校验(LDPC)码软件高速译码架构。通过优化Turbo消息传递译码(TDMP)算法节点更新运算线程块内和块间并行度、减少非规则行重造成的线程分支、降低线程对节点更新信息存储资源的访问延时以及合理量化译码器存储信息来提升译码内核函数的执行效率。并在此基础上引入异步统一计算设备构架(CUDA)流处理机制,设计优化的译码器输入输出数据传输和内核函数之间的执行调度方式以及CUDA流上的译码线程资源配置方式,最大化译码吞吐率的同时降低译码延时。在Nvidia最新的Tesla K20和GTX980平台上对国际空间数据系统咨询委员会(CCSDS)遥测标准LDPC码进行的TDMP译码实验结果表明,本架构进行10次迭代译码的吞吐率最高可达约500 Mbps,平均译码延时约为2ms左右。与现有结果相比,本架构在保持软件架构配置灵活性的同时更加有效的兼顾了译码吞吐率和延时性能。     

基于混合平台的深空通信遥测接收机架构设计

针对目前深空通信遥测信号接收机硬件实现存在的重配置及扩展灵活性较差的问题,提出了一种符合CCSDS(空间数据系统咨询委员会)标准基于混合平台的接收机架构设计。本设计充分利用了GPU(图形处理器)平台片上存储资源的低访问延迟特性、流多处理器的高速并行处理特性以及CUDA(统一计算架构)软件开发的配置灵活性,对接收过程中的帧同步和信道译码进行了高速实现。同时采用FPGA(现场可编程门阵列)对接收数据进行解调处理,通过CPU(中央处理器)对接收机内部数据流传输进行控制,实现了可重配置的混合平台接收机架构。实验结果表明本接收机架构在采用CCSDS标准的LDPC(低密度奇偶校验)编码时能够灵活切换多种码长码率模式,译码后数据吞吐率能够达到10 Mbit/s以上。     

一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.