基于CPLD的多路脉冲序列信号检测器设计

用VHDL语言在CPLD器件上实现了一种多路脉冲序列信号检测器,能够用七段数码管实时显示各路已检测出序列信号数目,电路各摸块用VHDL语言来描述。文章介绍了仿真信号的形成原理和电路设计方法,并给出了部分电路和仿真波形。整个多路脉冲序列信号检测器设计在一块CPLD芯片上,与其他方法设计的序列信号检测器相比,具有体积小、可靠性高、功牦低的特点。由于采用模块化的设计,对功能的修改和增加只要修改VHDL源程序,而不必更改硬件电路,从而实现数字系统硬件的软件化。