基于禁忌搜索算法的机场场面联合优化模型

针对当今机场场面优化对象仅为某一独立环节的情况,梳理联合优化框架,利用已有的单一环节优化模型,建立了滑行路径规划与停机位分配联合优化模型,并设计了禁忌搜索算法流程,最终降低了航班进离场资源占用时间。将优化模型分别植入空域管理与评估系统（ ACES）的空侧容量评估系统中进行仿真分析,结果表明,联合优化模型能够在综合考虑机场运行实际的条件下大幅提升空侧容量,改善机场运行效率与资源配置情况。     

空间互联网应用的三层交换技术探讨及软实现

三层交换技术是运用现有路由技术和交换技术两者的优势,并将其有机地结合,很好地解决了网络路由器的瓶颈问题。文章提出基于Linux操作系统实现纯软件三层交换机,通过Linux网桥实现二层交换,使用开源软件Zebra进行三层路由,并且将二者有机地结合,使其实现＂一次路由,多次交换＂。最后,对软三层交换机的连通性及传输速率进行了实验验证与详细分析。     

X射线脉冲星导航硬件脉冲轮廓累积研究

为了在X射线脉冲星地面实验系统仿真源模拟产生X射线的基础上,能够快速稳定地得到脉冲轮廓,采用硬件历元叠加的方法获得脉冲轮廓。研究了用硬件实现历元叠加及其数据整合的算法,该算法首先在MATLAB现场可编程逻辑阵列(FPGA)中实现,再通过MATLAB硬件描述语言(HDL)代码生成模块把算法转换成HDL,经编译后获得配置硬件的Bit文件,最终在开发板FPGA上实现数据处理的硬件模块。一段时间内的光子到达时间数据通过MATLAB算法得到的脉冲轮廓数据与通过硬件模块处理后得到的数据结果存在误差,在单个时间窗口内误差最大值为2个光子数,误差平均值占光子数统计平均值的0.084%;两组统计的脉冲轮廓数据中不同数据占总数据个数的9.481%,这样的误差不影响后端模拟导航模块的导航。利用硬件实现的历元叠加及其数据整合模块具有处理速度快、设备紧凑、功耗低的特点,为航天器利用X射线脉冲星导航提供了一种可行的硬件数据处理技术上的支持。     

多通道模拟量采集电路设计探讨

介绍卫星使用的多通道模拟量采集电路的工作原理,重点阐述多通道模拟量采集电路设计中的3个关键点,包括防串电设计、放大一致性设计和通道信息采集时间设计.通过对3个关键点的分析和论证,给出了提高多通道模拟量采集电路性能的途径.     

一种基于FPGA的全帧率图像处理方法

针对图像算法在FPGA内的硬件化实现问题,提出了一种全帧率处理的思路,并提供了两种具体的可供参考的设计方法——基于像素流缓冲的卷积核处理技术和基于相邻图像帧相关性的图像参数提取技术。通过其可以方便地设计并实现大部分空间域图像处理算法及其任意组合的硬件逻辑电路,并达到与图像输入帧率相同的处理速度。以Canny算子的硬件化实现为例验证了设计理念。实验结果表明,全帧率图像方法具有可操作性强、实时性好、符合结构化模块化设计的特点,特别适合于对实时性要求高的嵌入式视觉系统。     

Admission Control of VL in AFDX Under HRT Constraints

Avionics full duplex switched ethernet(AFDX) is a switched interconnection technology developed to provide reliable data exchange with strong data transmission time guarantees in internal communication of the spacecraft or aircraft.Virtual link(VL) is an important concept of AFDX to meet quality of service(QoS) requirements in terms of end-to-end message deadlines.A VL admission control algorithm in AFDX network under hard real-time(HRT) constraints is studied.Based on the scheduling prin-ciple of AFDX prot...     

无线电引信接收机测试难点及解决途径

针对某型号无线电引信接收机测试设备研制,对测试中遇到的技术难点进行了探讨,给出了解决途径。研制的难点体现在ns级高速度脉冲调制、ns级时序与宽度可调节多路脉冲生成,脉冲多普勒调制信号大范围量程调节与泄漏脉冲电路模拟。其中的泄漏脉冲叠加到脉冲多普勒信号的功能,成功地模拟了引信科研生产中特定现象,在测试设备研制中属首次。测试结果和使用情况表明,所研制的设备达到了预期的技术要求,满足使用。方法在类似型号无线电引信接收机测试测试中具有参考意义。     

基于FSK的测斜系统电路设计

本文重点阐述了测斜系统井下仪器数据采集单元和数据发送单元电路的设计及井上仪器解调电路的设计，给出了具体的电路设计结果及元器件参数。     

一种准循环低密度校验码部分并行编码结构设计

为了满足在一个系统中使用多码率低密度奇偶校验（LDPC）码字的需求,设计了一个多码率准循环LDPC（QC LDPC）码编码器;按照功能,将编码器分成输入缓存单元（ISU）、生成矩阵存储单元（GMSU）、矩阵乘法运算单元（MMU）以及输出缓存单元（OSU）4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4, 0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列（FPGA）EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5 339个逻辑单元,占FPGA总逻辑单元的7%,耗费439 296比特的存储器资源,占FPGA总存储器资源的6%。     

基于FPGA的可变尺寸块运动估计高效结构

针对可变尺寸块运动估计(VBSME,Variable Block-Size Motion Estimation)的硬件结构在现场可编程门阵列(FPGA, Field Programmable Gate Array)上实现时消耗资源多且速度慢的问题,提出了一种面积和速度优化的VBSME硬件结构.其中,绝对差累加和(SAD,Sum of Absolute Differences)的计算采用基于随机存储器(RAM,Random Access Memory)的累加计算方式,比基于寄存器合并的方式节省了面积并增加了速度;通过采用脉动比较链而非总线结构,增强了多个SAD值的比较能力,并能高效地实现对部分差排除算法(PDE,Partial Difference Elimination)的支持.基于Virtex-II型FPGA器件,本结构消耗了2261个slice,时钟频率达到164MHz,在搜索窗口为16×16时可实时处理标清格式的视频.与同类设计相比,设计的面积可减少77%,速度增加218%,FPGA的硬件效率显著提升.