一种高速卷积编解码器的FPGA实现

在现场可编程逻辑器件(FPGA)的基础上，采用模块化设计，将超高速集成电路硬件描述语言(VHDL)和原理图混合输入，设计了一种可实现数据高速传输的卷积编码器和维特比译码器。在编码器和译码器中采用(7，3／4)增信删余方式以提高编译码效率。设计的维特比译码器速率可达100Mb／s。     

低密度奇偶校验码快速收敛译码算法研究

介绍低密度奇偶校验码(LDPC码)的构造方法和置信传播译码算法,引入基于校验节点的一种快速收敛译码算法——串行译码算法。从树的深度方面分析串行译码算法的消息收敛特性,证明该算法与置信传播译码算法相比具有较好的收敛特性,且降低了译码复杂度。在加性高斯白噪声(AWGN)环境下,采用BPSK调制方式分别对串行译码算法和置信传播算法进行了计算机仿真。结果表明,串行译码算法的译码性能具有明显的改善。该算法使硬件实现变得更容易,资源占有量会降低,这就为LDPC码的工程实现提供了一种可行的方案。     

具有码间串扰的接收机的性能分析

应用网格编码调幅（ＴＣ－ＡＭ）分析ＢＰＳＫ和π／４－ＱＰＳＫ调制下接收机的码间串扰特性。通过计算ＴＣ－ＡＭ的修正生成函数和重量轮廓函数，得出了两种调制在最大似然译码意义下的比特误码率，并给出了π／４－ＱＰＳＫ调制下的数值结果。     

非系统RS码的删／错译码算法

研究了非系统RS码的删/错译码算法。详细阐明了删/错译码原理,推导了各步的计算公式。该算法特别适用于干扰严重的组合信道中级连RS码的译码。     

软判决Viterbi译码器硬件实现中的支路量度压缩与计算

以工程实现为目的,重点讨论(2,1,6)卷积编码8电平(3bits)软判决Viterbi 译码器硬件实现中的支路量度(Branch Metric)压缩与计算问题,给出了一种解决这一问题的方法以及用该法实现的译码器样机性能实验数据。     

一种基于矩阵分裂的QC-LDPC码Log-BP译码方法

 针对高码率的准循环低密度奇偶校验码（QC-LDPC）提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元（CNU）与变量节点更新单元（VNU）规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。     

LDPC编译码方法综述

目前的研究均表明LDPC码是信道编码中纠错能力最强的一种码,其译码器结构简单,在深空探测、卫星通信等领域可得到广泛的应用。文章介绍了LDPC码,综述了其编码方法和译码方法。在编码方法中分别描述了校验矩阵的构造和基于校验矩阵的编码算法,译码方法中主要论述了消息传递译码算法、置信传播译码方法、最小和译码算法、比特翻转译码算法和加权比特翻转译码方法。同时对LDPC码编译码方法的发展作了分析。     

一种纠3错BCH译码器的FPGA设计

文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。     

深空通信中码字复接结构Turbo译码器设计

码字复接结构Turbo译码器,有效解决了Turbo码与一些调制模块迭代级联时产生的信息损失问题,使得在调制迭代级联系统中,译码器能有效反馈包括信息位和校验位的全码字软信息.本文以与CPM调制级联系统为例,采用11种编码构造方案,分别对512,1024,2500码长的Turbo码方案进行对比.仿真结果表明,该方案较好地实...