嵌入式遥测前端处理器及其应用

本文简要介绍了嵌入式遥测前端处理器的结构、组成、主要功能和技术指标，并通过一个实例，介绍该处理器在飞行试验遥测数据处理系统中的应用。     

基于MPC8245的通用处理器模块的设计

近年来,PowerPC处理器以其多样化功能和优异性能得到各领域广泛应用。为实现通用处理器模块的设计,采用MPC8245处理器、PCI总线架构。处理器模块的硬件资源相对比较单一,通过实际应用表明在操作系统之上加装不同应用软件可用于多种环境,实现数据处理、功能控制、大大减少重复开发需要的各种资源。     

数字式防滑刹车综合控制器的设计

详细介绍了数字式防滑刹车综合控制器的系统架构,双余度的切换原理,外围接口电路的设计以及软件设计流程。刹车综合控制器采用以数字信号处理器SM J320F240为核心的处理器,采用了当前刹车控制领域最先进的技术,即余度、电传、数字式和防滑刹车。刹车综合控制器综合了飞机的刹车控制功能和前轮转弯控制功能,简化了系统构型,缩小了控制器的体积和重量,降低了系统的成本,为优化飞机的地面操作控制提供了手段。     

新一代高性能64位微处理器—Intel i860TM

Intel i860 ~(TM)是目前世界上最先进的64位微处理器-Intel i860 ~(TM)之一。Intel i860 ~(TM)采用 RISC 设计技术,将过去在大中型机和超级小型机中实现的功能集成到该处理器中,具有非常强的功能和非常广泛的应用领域。本文作者在大量消化资料的基础上,简要论述了 Intel i860 ~(TM)微处理器的主要功能与结构。     

基于多核处理器P2020的综合数据处理模块设计及应用

机载综合数据传输装置是现代航空电子系统的重要组成部分.它能够实现计划数据加载、总线数据记录、音视频压缩数据记录、分系统软件加载等功能.而综合数据传输装置中的综合数据处理模块则是设备的核心部分.Freescale PowerPC 系列产品是一种广泛应用于工业、通信、军事领域的处理器.本文研究了Freescale PowerPC新多核处理器P2020的特点,主要介绍了基于此处理器平台的综合数据处理模块设计,研究其在实际中的应用.     

基于多核处理器P2020的综合数据处理模块设计及应用

机载综合数据传输装置是现代航空电子系统的重要组成部分.它能够实现计划数据加载、总线数据记录、音视频压缩数据记录、分系统软件加载等功能.而综合数据传输装置中的综合数据处理模块则是设备的核心部分.Freescale PowerPC系列产品是一种广泛应用于工业、通信、军事领域的处理器.本文研究了FreescalePowerPC新多核处理器P2020的特点,主要介绍了基于此处理器平台的综合数据处理模块设计,研究其在实际中的应用.     

基于PowerPC处理器的嵌入式系统电源设计与实现

PowerPC处理器以其多样化功能和优异的性能得到各领域广泛应用。基于此类处理器的嵌入式系统设计将会涉及到许多特殊问题,嵌入式处理系统的电源电路设计就是其中之一。以MPC755为例分析了PowerPC处理器的供电要求和单板计算机的整体电路功能,开展了基于多种电源转换芯片的供电设计,解决了PowerPC处理器嵌入式单板计算机的供电问题。     

基于NiosII的SoPC系统在时统系统中的应用开发

N iosII处理器是一种用户可随时配置和构建的32位指令集和数据通道的嵌入式系统微处理器IP核,与传统的8/16位系统相比,无论处理器的结构还是开发手段上都发生了较大变化。本文主要介绍了N iosII的性能特点和基于N iosII的SoPC系统的功能构架,给出了基于N iosII处理器的SoPC系统在时统系统中的一种应用方案。其中重点介绍了该方案的SoPC系统设计实现和软件设计实现。     

小型化1553B通信协议芯片Mini—ACE的开发和应用

为满足MBI模块小型化、轻型化、低功耗、高可靠性和灵活性的要求,设计一块采用TI公司小型DSP处理器SM320F2812作为处理器、DDC公司小型化BU61865芯片作为协议芯片,采用FP—GA实现主要逻辑的双路、双余度、双通道MBI。该MBI能极大地减小总线负载,提高总线传输效率.Mini—ACE使得MBI具有总线控制器、远程终端、总线监控器、组合远程终端和选择消息监控等功能。通过在系统单位的综合与联试,该MBI模块能够满足系统的快速、灵活等要求．     

基于多核DSP的多波形管理设计

在使用多核处理器进行航空电子系统综合化设计时,各波形供应商通常因为各种限制,难以进行波形功能深度综合,因此目前的综合化仅仅是处理资源集中放置,并未很好地发挥多核处理器的效能。本文基于TI 公司多核DSP,设计了一种多波形管理框架,可以将多个无线电波形集中在一个多核DSP 中灵活部署、运行并管理,充分发挥多核处理器运算能力,提高系统资源利用率。     

一种基于FPGA的ISA航空总线设计方法

Nios Ⅱ处理器是Altera公司推出的基于SOPC系统的嵌入式软核处理器。在Quartus Ⅱ软件的SOPC Builder工具中,用户可以利用Nios Ⅱ处理器、标准配套外围设备以及用户自定义的逻辑接口IP核来创建适用的Nios Ⅱ嵌入式系统,再将设计下载到Altera公司的FPGA中进行实现。本文在Quartus Ⅱ软件中使用Verilog硬件描述语言创建了基于Avalon总线的ISA总线接口逻辑,并在SOPC Builder中实现对此元件的封装,使之成为可供Nios Ⅱ系统使用IP核。     

Fast Algorithms for Time Domain Broadband Adaptive Array Processing

Recursive algorithms are presented for time domain, broadband, adaptive beamforming. The algorithms are rapidly converging and can be computationally efficient for a certain range of array processor parameters. The algorithms are presented for two forms of array processor. One form is a Frost-type structure in which explicit constraints are required for defining the array-look direction and also to control the sensitivity of the array processor to implementation errors. The other form is a partitioned array processor in which constraints are built into the processor and the adaptive weight control algorithm is therefore unconstrained. The two processors presented are both element-space processors but the algorithms can be applied also to beam-space processors.     

Some Effects of Hard Limiting in Adaptive Antenna Systems

Adaptive antennas are often implemented with the Applebaum-Howells-type adaptive processor usually include a hard limiter between each antenna port and its correlation mixer, primarily for dynamic range compression. Brennan and Reed [3] analyzed the effects of hard limiting, and their conclusions suggest that it does not degrade the steady-state performance of the adaptive processor. Standard and hard-limited processors are compared and it is shown that when the two types of processor have the same sensitivity threshold, the hard-limited one can fail to provide sufficient interference cancellation when the correlation matrix of input signals has two or more eigenvalues of differing magnitudes. The consequence of hard limiting is that (depending on the processor design parameters) the larger of two or more signals can capture the hard limiter, allowing the smaller signals to pass through the processor essentially unattenuated. It is also shown that when a hard-limited processor is designed to provide the same cancellation as a standard one, it must have essentially as large a dynamic range as the standard, processor; therefore, it offers no advantage of dynamic range compression. Moreover, the hard-limited processor lacks a constant sensitivity threshold, which can be a desirable feature of a standard processor. Specific examples are presented for identical-element array antennas and for multiple-beam antennas.     

ICT图像重建并行处理技术

在ICT图像重建中一般采用的并行系统有阵列处理机、基于多个PC机的MIMD系统、由多个DSP和反投影专用处理器组成的多处理器系统和工作站机群。     

Crosstalk Resistant Receiver for M-ary Multiplexed Communications

Attention is directed to the problem of M-ary signal transmission from a multiplicity of synchronized information sources. A receiver processor is derived which suppresses the effect of crosstalk between nonorthogonal signals. The processor is valid for a general zero mean, noise environment. A probability of error bound is derived for the processor. Several examples illustrate the processor.     

基于龙芯处理器的系统移植方法和应用可行性研究

提出了基于龙芯计算模块的嵌入式操作系统移植和实现方法,实现了龙芯计算模块的操作系统加载、 启动和驱动开发,并介绍了龙芯处理器的性能测试方法和测试结果,为龙芯国产处理器在航空电子领域的部署 和应用可行性提供了一定的依据。     

机载通信管理器的处理器模块设计

MPC8245主要集成了PowerPC603e低功耗处理器核与PCI桥接器,以PCI同步总线作为局部总线,适合扩展为系统主控制器(同样也作为系统显示与通信的主控制器)。PCI同步总线最大传输率132 MB,完全满足管理器显示数据传输的基本要求。同时处理器器件集成了PIC控制器DMA控制器DUART存储器控制器I2C总线等,可以降低模块组成开销。通过PCI配置空间的访问简化了硬件逻辑、驱动的设计。PCI局部总线的使用使系统的结构更加明晰,易于扩展为分布式系统,通过对模块的实现可加深对PowerPC体系结构、PCI总线的了解。     

高速矢量处理机的设计与实现

为了满足海量实时处理需求,利用 Butterfly DSP公司的 BDSP91 2 4 /932 0矢量数字信号处理 ( DigitalSignal Processing,DSP)芯片组,设计和实现了一种高速矢量处理机,并给出了该矢量处理机的设计思想和性能指标。最后说明该处理机在合成孔径雷达 ( Synthetic Aperture Radar,SAR)脉冲压缩和其它领域的应用。     

A flexible processor for a digital adaptive array radar

A digital beamforming processor for an adaptive array radar is described. The functionality and the architecture of the processor are strongly driven by a goal of achieving adaptive null depths in the 60-dB to 70-dB range, which necessitates substantial preprocessing of each channel. In particular, conversion to baseband quadrature channels is accomplished digitally using a single A/D converter per channel, and FIR (finite impulse response) equalizing filters are employed in each channel to match channel transfer functions. The processor is highly modular, and this not only distributes the total processing load, but also the I/O (input/output) bandwidth requirement. This is accomplished by distributing the adaptive beamforming algorithm systolically across a linear array of processing nodes. The processor is expandable to a different number of channels and sufficiently flexible to be applied to other problems of an array signal processing nature. Experimental data presented demonstrate that the processor is capable of supporting channel-to-channel cancellation of interfering signals to the level of -65 dB