数字电路硬件演化研究?

针对数字组合逻辑电路电路故障修复问题，采用遗传算法与可重构器件FPGA相结合的方法设计自演化硬件系统。利用 Xilinx公司 XUPV5-110T FPGA开发板作为硬件平台，搭建虚拟重构电路，并利用软核处理器实现算法。系统进化单元为虚拟重构电路，由遗传算法自动控制生成具体功能电路。实验通过全加器和4位奇偶校验器，验证了硬件电路的自演化。     

基于MicroBlaze软核的反作用飞轮控制器设计

为提高卫星用反作用飞轮控制器的可靠性及实现其小型化,对基于MicroBlaze软核为控制核心的反作用飞轮控制器设计进行了研究。根据MicroBlaze软核开发环境,给出了反作用飞轮控制器结构和包括软硬件的现场可编程逻辑阵列(FPGA)内核配置与设计,介绍了片内电流环实现、直流无刷电极控制模块和模/数(A/D)转换等关键技术。试验结果表明:该反作用飞轮控制器体积明显减小,可靠性高,实用价值较大。     

Virtex-4系列FPGA纠正单粒子翻转的方法研究

Virtex-4系列FPGA空间应用中易发生单粒子翻转事件,对设备正常功能的完成带来不良影响。文章给出了单粒子翻转的原理。为解决FPGA单粒子翻转问题,结合工程实践对FPGA抗单粒子3种方法进行了分析和比对,提出了“配置存储区回读CRC结果比对”为最优方法,并给出了示例。同时文章也对FPGA回读及擦洗配置命令序列等关键技术进行了研究。     

一种SRAM型FPGA内嵌CPU软核的SEU效应防护设计与验证

SRAM型FPGA内嵌CPU软核开发成本低、开发过程灵活,可以替代独立的DSP或CPU器件,执行星载设备核心控制功能。但这种内嵌CPU软核容易受到空间单粒子翻转效应(SEU)的影响。SEU可能导致内嵌CPU软核的硬件或软件故障,对其在轨应用影响较大。提出一种针对SRAM型FPGA内嵌CPU软核的SEU防护方案,通过"三模冗余+动态刷新"对CPU软核的硬件结构进行防护,通过冗余自刷新模块替换对CPU软核的存储区进行防护。该方案经过了软件注错验证及粒子辐照试验验证,证明其能够有效提高SRAM型FPGA内嵌CPU软核对SEU的容错能力。     

基于FPGA的大时宽带宽积频域脉压设计

介绍了基于ALTERA公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法.在分析了基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成了最大4096点块浮点FFT.整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现.结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的.     

1553B多功能RT IP核的设计与实现

介绍了采用一种自主研发多功能IP核实现总线全地址响应的设计方案,其可在FPGA中灵活配置,配备外围电路后可以方便实现各种功能.设计采用VHDL硬件描述语言进行编程,采用综合工具ISE Foundation对设计进行综合、优化,在ModelSim - SE 6.1g中进行时序仿真,并且最后在FPGA上实现.     

数字正交变换的FPGA实现

文章采用VHDL语言与原理图输入相结合的方法,运用ALTERA公司STRATIX系列FPGA器件,实现了Rader正交变换算法,并用QuartusⅡ和Matlab软件对设计进行了联合仿真,然后将设计下载到FPGA开发板上进行了硬件验证。     

雷达信号频率实时精确测量电路的设计与实现

重点介绍以Xilinx公司的Virtex5系列FPGA和ADI公司的TigerSHARC系列浮点型DSP芯片ADSP-TS201S为核心,设计的一种符合CPCI规范的标准6u信号处理硬件电路平台.在这一硬件电路平台上,实现了雷达信号中频频率的实时精确测量.通过脉冲积累,利用脉冲之间的相参性,雷达信号中频频率测量精度可以...     

基于FPGA IP核的脉冲压缩算法的实现

线性调频脉冲压缩信号具有作用距离远、抗干扰能力强的特点。为实现线性调频信号的数字脉冲压缩,文章提出了一种基于FPGA IP核的脉冲压缩设计方法。文章着重介绍了如何使用FPGA IP核来实现频域脉冲压缩,同时对使用流水线型或基2结构实现FFT算法的优缺点和适应性做了详细对比。实验结果表明,文章提出的脉冲压缩设计方法性能良好,便于工程实现。且该方法的参数设置灵活,可以简化FPGA软件设计,缩短研发周期。     

FPGA多模式高效脉冲压缩工程应用

针对现代雷达系统功能需求多样化、处理数据量大的特点，提出一种基于现场可编程门阵列（FPGA）处理平台的多模式高效频域脉冲压缩方法。其快速傅里叶变换（FFT）模块采用复式FFT结构，其运算能力比基-4 Burst I/O结构提高了一倍；参考函数模块采用实时查表法，根据发射信号基本参数对参考信号进行实时生成；脉冲压缩模块进行了知识产权（IP）核封装处理，使其既能通过灵活配置适应多工作模式实用需求，又能够便利地移植和复用。采用此方法在基于Virtex-7 FPGA硬件平台上进行试验验证，结果表明，该方法能够高效地实现8192点至32768点脉冲压缩处理，处理点数多，实时性高，且处理结果满足航天工程应用要求。     

空间高速总线SpaceWire节点的设计与实现

根据SpaceWire总线的组成结构以及采用的数据-滤波编解码技术,针对SpaceWire节点需要与主机设备、SpaceWire接口设备进行异步交互的特点,文章给出了一种SpaceWire节点的高效实现方案。首先,该方案在硬件设计中采用了SpaceWire节点的多时钟域设计,使得节点整体性能得以显著提升;第二,采用双倍数据速率寄存器设计来降低SpaceWire节点发送端设计难度,解决了高速数据发送问题;第三,采用手动布局接收端的底层器件来满足时序要求,解决了高速数据接收问题;第四,计算出接收端RX FIFO的理论读出时钟频率指导硬件程序设计。在此基础上,采用SpaceWire节点的点对点数据传输实验对文章设计验证,结果表明文章给出的方案可以工作在240MHz时钟频率下,满足空间高速数据传输中高可靠性、低误码率和低复杂度的要求。     

高速SpaceWire协议IP的可靠性增强方法

针对航天高速SpaceWire总线系统对协议IP的高可靠性要求，提出一种用于静态随机访问存储器(SRAM)型现场可编辑逻辑门阵列(FPGA)的增强三模冗余(TMR)方法。该方法对传统三模冗余和部分三模冗余做了改进，将需要进行三模冗余的原设计分为一般单元集和可靠性薄弱的关键单元集，对一般单元集中的每个单元做三模冗余，对关键单元集中的每个单元做顺序四模冗余。给出了顺序四模冗余的可靠度计算式和表决器的布尔表达式。建立了系统可靠性的马尔科夫模型并基于模型开展了可靠性仿真。仿真结果表明增强三模冗余系统的可靠性不仅明显优于传统三模冗余系统，而且优于部分三模冗余系统，使系统可靠性得到有效提高。     

FPGA实现高速全并行DFT／IDFT处理器的设计

文章介绍了采用Xilinx公司的Virtex4系列FPGA设计高速接收机中的DFWIDFT处理器的实现方法及技巧。充分利用Virtex4芯片的硬件资源,减少复杂逻辑,采用流水方式对复数数据实现了数字下变频、加窗、DFT、滤波、IDFT等运算。整个设计采用流水与并行方式,尽量避免瓶颈的出现,提高系统时钟频率,达到高速处理,满足高速解调的要求。     

电子战中的基带雷达信号源设计

现代战争中部队信息化作战的能力已经成为战争成败的关键因素,构建高逼真度的基带雷达信号源对于电子战的指挥与训练具有重要意义。研究了一种基于FPGA 基带雷达信号源的设计。首先在上位机开发应用程序,对FPGA 进行参数配置,然后研究了DDS产生信号的原理,将关键的信号产生模块封装成AXI总线接口的IP核,增强了设计的灵活性和重用性,最后结合一片高速D／A芯片进行数模转换,完成了基带雷达信号源的设计。利用频谱仪测试了信号源的性能指标,实测表明整体设计符合电子战中对雷达系统的应用需求。     

基于1553B和SpaceWire组合网络的星载数据管理软件设计

为同时满足对于星务管理数据和高速载荷数据的传输要求,国内外的飞行器趋于使用1553B和SpaceWire组合网络来进行星上数据传输。复杂而灵活的数据传输要求使得卫星数据流设计中引入了大量标准协议,同时大大增加了星载数据管理软件的复杂度。对一种基于1553B和SpaceWire组合网络的星载数据管理软件的协议体系进行了介绍,通过对协议进行分析,改进了已有的软件框架,形成了一种基于标准协议的分层的软件架构,以空间包为单位实现星内数据交互,实现了软件应用层与数据链路协议的分离。软件实现结果表明,合理的协议分层和有效的接口封装提高了软件的可拓展性和可移植性,有利于软件产品化。     

SpaceWire星载网络通信协议设计

SpaceWire是ESA和NASA推荐的新一代星载数据总线标准,其应用方向之一是构建统一总线星载网络。星载网络是典型的实时系统,它对网络信息的传输时延具有严格要求。然而,传统SpaceWire网络多源、异步、事件触发的特性使它难以提供确定的信息传输时延,这制约了它在统一总线星载网络中的应用。本文为克服SpaceWire的上述应用瓶颈,提出一种基于时间触发的SpaceWire星载网络通信协议,并提出相应的节点通信调度算法,通过合理的规划使节点在确定的时间窗口发送通信数据,从而避免了网络资源冲突,使信息传输时延的确定性得到保证。     

A novel autonomous low-cost on-board data handling architecture for a pin-point planetary lander

There has been increased interest in the exploration of the Moon in recent years. Pin-point precision landing is highly desirable for future lunar missions. This paper is concerned with the design of the on-board data handling (OBDH) subsystem for the pin-point lunar lander of the Magnolia-1 project, funded by NASA. Four proposed on-board data handling architectures are outlined and compared in terms of power consumption, performance and reliability. Implementation results are presented, which are obtained from prototyping of the flight computer for the optimal OBDH architecture option on a Xilinx Virtex-5 Field Programmable Gate Array.