高稳可变频率源的低杂散设计与实现

现代雷达电子对抗广泛使用DRFM 对雷达信号进行采样、存储与处理。传统频率合成技术无法同时满足高性能DRFM 对频率信号的稳定、低杂散、多路相参等指标要求。研究了频率源输出信号的抖动与杂散谐波对采样系统杂散性能的影响,结合传统频率合成技术,设计了基于FPGA和低噪声时钟抖动消除器的频率源电路,并对初级信号的谐波抑制设计了基于带通滤波器和微带滤波器的窄带滤波电路。最后,对系统的测试结果表明,本设计可输出多路频率范围为2．27～2600M Hz（分段）的频率信号,步进小于10kHz。信号相位噪声优于－95dBc／Hz ＠100kHz ,杂散抑制优于－60dBc。     

一种用于接收微波的基带数字AGC设计

文章首先提出了一种基于微波信号下变频的基带数字AGC实现方案,然后给出了AGC检波电路、滤波电路、比较器电路设计。     

高动态跳频信号时钟同步设计与实现

由于跳频信号各跳之间的符号速率和符号数量不一致,特别是低速跳只含少量符号,导致时钟误差提取困难。针对高动态下的跳频信号时钟同步难题,提出基于频偏估计的钟偏反馈调整方法。该方法通过同步序列进行频率估计和钟偏估计,并结合反馈方法调整钟偏和时钟跟踪,实现了高精度时钟同步。仿真结果表明：该方法适应飞行速度7.9 km/s、加速度0.2 km/s²的超高动态,定时同步性能优越,定时精度满足高速跳频信号解调要求,且解调损失小于0.1 dB。     

行波管在轨可调高压数字化隔离控制电路设计方案

为了实现星载行波管放大器在轨功率和频率可调,需要遥控改变行波管的阴极电流和螺旋极电压。为了精准控制行波管的阴极电流和螺旋极电压以及控制灵活性,提出了用变压器隔离的串行数字化高压控制参考电压产生电路,电路通过传输两路脉冲信号：一路为开始和时钟复合脉冲,用于识别和准备接收数据以及分离时钟信号;另一路为数据信号,它是数字化的高电压值（对应螺旋极或阳极电压）。详细介绍了电路的组成、原理和参数设计方法,并用PSpice进行了仿真验证。仿真结果证明：电路能正确识别、接收和完成数据传输和转换功能。串行数字化高压隔离电路完全可以实现控制电压的精准传输,输出电压无纹波,控制方式灵活,易于调试。     

联合符号同步的低复杂度频域并行解调结构

针对高速卫星通信系统调制信号的符号速率非常高、而处理器的工作时钟频率相对较低的问题,文章提出了一种联合符号同步的频域并行解调结构。在分析传统基于FFT的频域并行解调结构的基础上,将符号同步与匹配滤波结合起来,可以使滤波器的输出数据速率低至符号速率,同时能够缩短FFT的长度,从而大大减少了实现时的复杂度。     

同步与数据缓冲系统的同步定时器

同步定时器是ＣＤＡＳＳ／ＤＢ系统的重要部件。它用高精度数字锁相环，精确地恢复地球同步气象卫星采集的原始云图数据的同步基准信息。数字锁相环由用高速器件组成的相位比较器和用计算机软件实现的滤波器构成，采用标准频率计数方式，完成对模拟太阳（ＳＰ）和数字太阳（ＳＳＤ）的锁相及卫星上时钟频率测量等任务。     

卫星时钟信号功分网络对锁相环电路干扰分析

在多颗卫星测试中,连接在功分网络上的设备在各自加断电的瞬间,会造成锁相环电路输入信号的相位瞬时变化,引发锁相环电路的相位跟踪,导致瞬时失锁。文章通过理论推导和公式仿真,明确了产生干扰的各设备时钟信号入口的反射系数和功分网络各输出端口的隔离度是影响干扰强弱的主要因素。提出了使各设备时钟信号入口的驻波不相等,且反射系数相位趋于同相,同时提高网络各输出端口的隔离度的消除干扰方法,并通过设备的系统联试进行了验证。结果表明:此方法可以有效抑制此类干扰,可为卫星时钟信号功分网络设计提供参考。     

12位码逐位比较式集成A/D变换器AD572

一.概述 AD572是一种完整的12位逐位比较式模拟一数字变换器,它包括一个内时钟、基准源、比较器和缓冲放大器。为了保证器件的模数特性,灵活性,使用方便,与集成电路的外形尺寸配合,价格低廉以及可靠性高等,采用了中规模数字和线性单片电路,也采用了用激光调整的高稳定度薄膜电阻网络的混合集成技术。     

雷达信号采集动态性能影响因素分析

文章针对星载雷达数据采集中高速数模转换系统有效位普遍较低而致雷达成像分辨率变低的问题,对高速信号链路中影响信号质量的因素进行了分析,找到了信号动态性能的影响因素。这些因素包括时钟抖动、调理电路噪声、数模转换器本身的性能指标和温度变化等。通过对时钟抖动和电源噪声的抑制、以及良好的接地和选择低噪声的高速运算放大器等措施,提高了系统的信噪比,从而提高数据采集的有效位。根据信噪比与有效位计算公式,分别计算了时钟抖动、调理电路噪声、温度等因素对有效位的影响。经过计算可知,通过这些改进,可使得系统的有效位达到11.94位。这些措施对高精度的雷达信号采集系统有一定的参考价值,可应用于星载雷达载荷领域。     

模拟磁带重放信号数字化过程中的频偏校正技术及应用

模拟磁带重放信号中存在的频率偏移会对信号的处理分析产生不利影响。利用模拟磁记录器的多个磁道同时记录的能力,将实际信号和特定的参考信号同时进行记录,磁带信号重放和数字化过程中,利用这个参考信号来控制A/D采集时钟的速度,从而可在很大程度上减少磁带重放系统带来的频率偏移。实验结果表明,该技术方法能有效地解决模拟磁带重放信号中存在的频偏问题。     

星载高速海量存储系统的并行RS纠错方法

针对在使用新型商用存储器构建航天器海量存储系统的过程中,高速、海量数据传输与SEU导致的数据错误之间的矛盾,提出了1种新的存储数据校验方法--并行RS纠错来解决这个矛盾.该方法采用并行Rs编解码电路取代传统的基于移位寄存器的串行电路,可在1个时钟周期内完成编、解码运算,纠正SEU引起的单字节错误.在75MHz的时钟频率下达到4.8Gbps的传输速度,满足高速海量存储系统的要求.     

雷达信号频率实时精确测量电路的设计与实现

重点介绍以Xilinx公司的Virtex5系列FPGA和ADI公司的TigerSHARC系列浮点型DSP芯片ADSP-TS201S为核心,设计的一种符合CPCI规范的标准6u信号处理硬件电路平台.在这一硬件电路平台上,实现了雷达信号中频频率的实时精确测量.通过脉冲积累,利用脉冲之间的相参性,雷达信号中频频率测量精度可以...     

弹上测量仪器用的编码器

本文介绍的PCM—480编码器是高可靠的器件,平均无故障时间达48000小时。它包含串行和并行计算机接口,主/从能力,频率计数器、数据块,两个帧格式、两种码速率,加速度计信号调节单元等。文中讨论了系统结构、计算机接口、相位锁决环、信号调节器等部件。由于使用了CMOS电路的新技术,电源的功耗己减至最低限度。其结构紧凑,能更有效地利用空间。     

伪随机时钟激励模块设计研究及应用

随着现场可编程逻辑器件（Field Programmable Gate Array，FPGA）验证水平的逐渐提高，对于测试平台（Testbench）中产生的时钟激励也提出越来越高的要求。目前，在Testbench中使用的时钟激励模块都是具有固定周期和固定占空比的激励信号，然而在现实条件下，时钟沿都具有一定的抖动，从而影响到时钟的占空比及瞬时频率。为了模拟时钟的这种实际特性，文章提出了一种基于伪随机算法实现的沿跳变的时钟激励模块，并将该模块用于高速计数器设计的实现验证，取得较好的验证效果。     

突发通信信号的降维检测方法及带宽参数分析

在突发通信信号检测中,在频率、带宽进行二维搜索的检测方法计算量大,提出了可减少计算量的降维检测方法,该方法在单一检测带宽下进行频率搜索检测突发通信信号。对其带宽参数选择进行了分析。理论计算和仿真表明,降维检测器用于单一速率信号检测时,当检测带宽与信号带宽一致时具有与二维检测器相同的检测性能,当检测带宽与信号带宽相差一倍时,信噪比损失2dB左右;用于混合速率突发信号检测时,最佳带宽与速率的概率分布、信噪比等多种因素有关;对发送功率不变的各速率均匀分布的混合速率突发信号,检测带宽匹配于最大信号带宽可在较高信噪比时获得最高的平均检测概率。这些分析为降维检测器的带宽参数选择提供了依据。     

SpaceWire光纤总线时钟同步方法研究

将SpaceWire ECSS-E-50-12C标准中基于Time-Code时间分发的同步方式应用于SpaceWire光纤总线系统中时,存在计时精度不高且计时长度短、延时误差不可控、频率偏差无法补偿的问题,不能满足纳秒级的时钟同步需求。针对以上问题,提出了使用从节点的本地时钟计数、时间戳计算平均延时、以及根据时钟频率偏差调整动态时钟计数的方法,消除时钟同步过程中时钟延时、抖动和频率漂移的影响,提高时钟同步精度。通过仿真验证,在光纤总线系统主节点和从节点的时钟频率不同,传输延时为80ns,延时抖动为8ns,且同步间隙为100μs的情况下,优化后的时钟同步精度达到了从100μs到24ns的提升。     

DDS PLL电路中的频率规划

对DDS PLL电路中杂散的产生机理进行简要分析,在此基础上对系统进行频率规划,仔细设置DDS参考、DDS输出、混频器输入等处信号的频率。实验表明,文中所做的频率规划可以有效地降低输出信号的杂散,同时不影响系统其他性能。     

深空接收机同步算法设计及实现

针对深空通信链路信号衰减大、传输时延长并存在大多普勒频移的特点,提出了一种基于CCSDS协议标准接收信号的同步算法,采用Costas反馈环进行载波同步,利用早迟门恢复定时时钟,通过相关性检测帧头解决相位模糊问题,最后对相位误差进行估计并补偿。在此基础上,设计并实现了适合于现场可编程门阵列(FPGA)定点运算特点的同步简化等效电路。基于Xilinx FPGA平台的实测结果表明,文章同步算法的硬件电路实现简单,在15dB信噪比的高斯白噪声情况下能较好地实现时间、频率的跟踪与锁定,可为未来深空接收机的优化设计提供有益参考。     

32通道TDICCD遥感相机模拟前端电路设计

在TDICCD遥感相机成像系统中,模拟前端电路性能对提高系统信噪比具有重要作用。为了提高成像系统的信噪比,需要对模拟前端电路进行优化设计。在分析模拟前端电路各部分功能的基础上,采用CCD视频处理器件实现32通道模拟前端电路的方案设计,合理设置前置滤波放大电路带宽并完成仿真,确定相关双采样箝位和采样脉冲相位,设计低电压差分信号发送电路,对高速串行发送接口电路误码率进行测试,最终采集图像并完成图像信噪比计算。工程实践结果表明,在像素时钟为5MHz时,系统的信噪比可以达到52d B,满足实际工程应用需求。     

基于快行FIR滤波器的数字下变频设计及FPGA实现

在雷达系统设计中,对接收的宽带回波信号直接进行中频采样,然后数字下变频实现正交解调,这样可减少系统的复杂性,提高微波遥感信号处理器的数字化程度和性能.针对高速数字下变频模块时钟速率高和硬件资源消耗大的设计难点,采用8路并行滤波方法降低时钟速率,并优化了滤波器的实现结构,在DSP48硬件资源消耗上节省大约40％.在FPGA中编程实现了8路快行滤波器的数字下变频模块,最后实验结果表明该方法在2 Gb-ps高速采样率下性能优异,占用硬件资源较少,具有较高的工程可行性和实用性.