从心理过程论听力应试

从心理语言学研究理论出发,把对交际心理过程的讨论限定在与听力活动有关的解码、理解和反馈阶段,同时提出了平时知识积累和语言技能的重要性,并在不同的阶段提出了一些听力解题方法,还论及了一些话题和场景的标志性词语,以及对话中第二说话者的重要性等。     

不含短环的（n，3，k）LDPC码的几何构造方法

提出了基于不含短环的(n,2,k)规则低密度奇偶校验(LDPC)码的一种最短环长为8的(n,3,k)规则LDPC码的几何构造方法。该方法简单直观而有效。仿真结果显示,在AWGN信道中该码具有明显优于随机构造的规则LDPC码的性能。     

Turbo码在AWGN和Rician信道中的性能研究

对Turbo码在AWGN和R ic ian信道中的性能进行了仿真研究。利用Turbo码的译码原理分析了Turbo码在两种信道中的性能,给出仿真结果,表明Turbo码在低信噪比条件下,适合于AWGN和R ic ian信道。     

Turbo乘积码技术及其FPGA实现

介绍Turbo乘积码的基本概念,对chase译码算法、硬判决码字的可靠性计算、串行和并行迭代译码算法及其FPGA硬件描述语言的实现作了介绍和仿真,给出了仿真的译码性能曲线。     

一种RS码变换域译码算法及其并行流水结构

本文提出了ＲＳ系统码的一种变换域译码算法，设计和分析了该算法的并行流水结构。该算法不用求错误位置多项式的根和错误值，运算结构规则，适合于ＶＬＳＩ实现。     

一种维特比译码改进算法的研究

介绍传统维特比译码算法的基本原理;根据卷积编码的原理,结合(2,1,7)卷积码的子网表,提出一种维特比译码的改进算法,仿真结果表明,改进算法是可行的;最后通过数据分析,得出该算法与传统的译码算法相比具有存储量小、译码延迟短的优点。该算法同样适用于其它的卷积编码。     

稀疏生成矩阵的低编码复杂度非正规LDPC码性能

提出了一种新的基于稀疏生成矩阵的高性能非正规LDPC码的构造方法，并研究了其性能。与传统的由校验矩阵定义的LDPC码相比，在相同的译码复杂度前提下，非正规LDPC码的编码复杂度更低。模拟结果显示，在加性高斯白噪声信道下，非正规LDPC码的性能要显著优于传统LDPC码。     

二维条形码生成与识别软件

二维条形码是一维条形码的升级，本文根据国际“四一七”二维条形码的特点阐述了文本压缩模式，字节压缩模式和数字压缩模式的编码算法及译码算法，并给出了程序框图。     

QAR译码技术研究与自动译码系统的建立

针对目前国内航空公司使用的译码软件每次只能手动译码一个QAR原始数据文件问题,从分析飞行数据储存方式入手,研究QAR数据译码原理。在此基础上,设计出一套QAR自动译码系统,并通过人工译码验证工程值转换逻辑设定的准确性,以及通过将系统自动译码后数据与现有译码软件运行结果比对的方式验证该系统的可靠性,为航空公司日常运营中基于QAR数据的飞机性能监控提供了保障。     

High Hardware Utilization and Low Memory Block Requirement Decoding of QC-LDPC Codes

This paper presents a simple yet effective decoding for general quasi-cyclic low-density parity-check (QC-LDPC) codes, which not only achieves high hardware utility efficiency (HUE), but also brings about great memory block reduction without any performance degradation. The main idea is to split the check matrix into several row blocks, then to perform the improved message passing computations sequentially block by block. As the decoding algorithm improves, the sequential tie between the two-phase computations is broken, so that the two-phase computations can be overlapped which bring in high HUE. Two overlapping schemes are also presented, each of which suits a different situation. In addition, an efficient memory arrangement scheme is proposed to reduce the great memory block requirement of the LDPC decoder. As an example, for the 0.4 rate LDPC code selected from Chinese Digital TV Terrestrial Broadcasting (DTTB), our decoding saves over 80% memory blocks compared with the conventional decoding, and the decoder achieves 0.97 HUE. Finally, the 0.4 rate LDPC decoder is implemented on an FPGA device EP2S30 (speed grade -5). Using 8 row processing units, the decoder can achieve a maximum net throughput of 28.5 Mbps at 20 iterations.