月球车全局路径规划中的A＊算法改进

考虑月球车全局路径规划的应用要求,针对传统A＊算法搜索速度慢和返回路径不够优化的缺点,对算法流程进行改进,减少其时间和空间复杂度,提高其搜索速度,并对返回路径进行优化,有效地缩短了路径。对于存在凹形障碍的地图,采用后退一尝试的方法解决规划失败的问题,并在一次搜索的基础上使用二次搜索策略来实现规划路径的优化,使之绕过凹形障碍趋向目标,从而达到输出最短路径的目的。     

月面巡视器的任务层路径规划

使用巡视器对月球表面进行巡视探测是一种高效率、低成本的月球探测方法。路径规划作为巡视器的一项重要技术,通常把它作为导航系统的一部分,只考虑地形通过性的问题。实际上除了地形通过性,还有很多因素对路径选择起到决定性的作用。针对月面巡视器,在大范围区域综合考虑地形、能源、热控、通信等全局因素,给出了一种新的路径规划方法——实时贪婪（Realtime Greedy,RG）算法。运用该算法得到了任务层路径,为巡视器的导航系统提供路标点,并为巡视器的动作安排提供了依据。     

优化资源配置,加速大学作为人才项目的孵化器建设--大学生创新能力培养计划的实践保障思索之一

通过对大学生创新计划实施项目的方向性、资金保障、项目的可行性、成果预期等方面的分析，并阐述了目前存在的困难，提出并展望了大学生创新活动蕴含的机遇和前景。     

基于模态试验和冲击响应试验的模型动力学参数修正

为通过数值仿真计算方法准确预测冲击响应,基于模态试验和冲击响应试验,对响应板的碰撞冲击过程进行动力学参数修正。模态试验过程,通过响应面优化的方法对响应板的弹性模量、泊松比、厚度参数进行优化,优化后的固有频率计算值相对误差在±2%以内。冲击响应试验过程,冲头冲击高度6.3 cm条件下,对试验和数值仿真的响应谱曲线进行误差评价;基于响应谱各分析频率点均方根误差最小的优化目标,通过曲面拟合得到最优的质量阻尼系数和刚度阻尼系数。动力学参数修正后的模型在3个不同冲击高度条件下的冲击响应谱预测中,大部分频率段的误差在±6 dB以内,显著提高了预示精度。     

火箭飞行仿真系统VV&A应用技术研究

火箭飞行仿真系统作为一个复杂仿真系统,具有多专业强耦合、多偏差模式、连续离散混合仿真等特点,如何保证仿真系统可信度,是一个亟待解决的问题。校核、验证与确认(Verification, Validation and Accreditation, VV&A)是保证火箭飞行仿真系统正确性和可用性的重要方法。系统地总结了VV&A活动各阶段的常用技术和特点,根据VV&A活动一般过程,从工程化角度重点研究了飞行仿真系统VV&A各阶段的具体实现过程,为其他仿真系统VV&A活动提供参考,具有较好的推广应用价值。     

基于事件本体的CGF飞机实体作战计划模型

以海空作战仿真中的CGF为研究对象,在分析BDI Agent中的信念、愿望、意图与作战计划之间关系的基础上,分析了其中的动作序列的关系问题,利用时间关系公理对作战实体的思维状态进行了刻画,以CGF飞机Agent实体编队进行对海突击为想定,建立了基于事件本体的CGF飞机Agent实体作战计划模型,并利用Protégé本体建模工具进行了实现。应用实践证明,虚拟海战场中的CGF作战计划本体模型,可以为虚拟海战场综合环境建模和仿真中的作战实体作战计划提供语义上的支持,提高了作战实体的智能水平和对战场环境的认知能力,为CGF实体智能建模提供了新的手段和途径。     

卫星导航干扰与抗干扰技术综述

剖析了卫星导航中常见的干扰类别,针对卫星导航终端提出了抗干扰技术,并简要分析了其技术机理和技术特点。对抗干扰技术的工程应用有一定价值。     

无人机油箱地面洗涤惰化性能

提出了无人机油箱地面洗涤惰化技术理论和方法,利用CFD方法研究了采用地面洗涤惰化技术降低油箱气相空间氧体积分数并使无人机油箱在地面和飞行条件下仍然保持惰化状态的可行性.利用vol-ume of fluid(VOF)两相流模型和自定义传质方程计算了不同油箱初始氧体积分数和载油率下气相空间氧体积分数的变化情况,结果表明:在...     

直升机舱内主减速器噪声控制技术研究综述

因主减速器引起的舱内中高频噪声是影响直升机乘坐舒适度的关键因素.本文从主减速器的噪声传递路径出发,梳理并总结了支撑结构、机舱壁板和声腔3方面的舱内噪声控制技术发展状况,包括被动、主动和半主动控制方法.研究结果表明,国外直升机型号主要依靠壁板阻振、隔声密封和舱内吸声等被动技术进行舱内降噪,但存在重量、经济性、控制效果等问...     

基于FPGA的高速并行DVB-S2标准LDPC译码

最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现。文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案。方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率。