一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

非标准参数的CCSDS Turbo码译码器性能仿真

实现了一款具有通用性的Turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16384bit内255bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.     

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.      

CCSDS-RS(255,223)码高速译码器的硬件实现研究

研究了空间通信用高速Reed-Solomon(255,223)码硬判决译码器的FPGA实现方法,提出一种新的纠错算法实现结构以最大程度提高译码器性能。设计中采用RiBM算法求解关键方程,并通过应用高速比特并行乘法器以及流水线和并行处理方法提高译码通过率。综合和测试验证结果显示,该译码器译码通过速率为1.7Gbit/s,译码延迟为296个时钟周期,优于目前同类型的RS译码器性能指标。     

基于迭代译码的LDPC码稀疏校验矩阵重建

为了改善高误码率情况下低密度奇偶校验（LDPC）码稀疏校验矩阵重建算法的性能,基于迭代译码的思想提出了一种稀疏校验矩阵的重建算法。首先,利用对偶空间算法获取到部分非稀疏校验向量,并对其进行稀疏化处理。其次,利用稀疏化后的校验向量对LDPC码进行软判决迭代译码,从而对码字中错误比特进行纠正,以改善码字质量。然后,对纠错后码字再次进行校验向量获取,不断重复迭代。最后,实现LDPC码稀疏校验矩阵的重建。实验结果表明:在误码率为10-3量级下,针对IEEE802.16e、IEEE802.11n等协议下的LDPC码,所提算法均能有效完成重建,同时新算法的稀疏矩阵重建率要明显好于传统方法。      

一种基于FPGA的深度神经网络硬件加速器系统

深度神经网络目标检测算法计算复杂度高、模型复杂,对硬件平台的算力有很高需求,针对以上问题,设计了一种基于现场可编程门阵列(field programmable gate array, FPGA)芯片的硬件专用加速器.通过软硬件协同方法,设计具有高并行度及深度流水的片上架构,并使用模型量化、结构优化等方法对神经网络模型进行优化.在所设计的加速器系统中进行神经网络目标检测算法的部署,实现了高数据吞吐率、低功率消耗的FPGA神经网络计算,且模型精度损失低于1.2%,为在低能耗嵌入式平台上部署深度神经网络目标检测算法提供了有效解决方案,可广泛应用于机载、星载智能计算设备.     

LDPC码对无源互调干扰下通信性能改善研究

针对无源互调干扰信号的时变性和间断性特点,提出了利用低密度奇偶校验（LowDensityParityCheck,LDPC）码抗突发差错的特性来减弱无源互调干扰影响的方法。文章设计了LDPC编译码方案,采用了基于准循环矩阵的编码方案,并着重分析了译码环节,译码算法最终选定具有低迭代时延特点的基于行信息传递（RowMessagePassing,RMP）调度的最小和译码算法。译码仿真结果显示,用占空比为10%的脉冲模拟无源互调干扰,信噪比为3.1dB时,编码增益约为8.2dB。实测结果显示,信干比为2dB时,带有LDPC编码的系统误码率为0.00269,信干比增益超过10dB。     

多码率RS码部分并行译码结构设计

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.     

适用于卫星导航系统的结构化LDPC码

结构化低密度奇偶校验码可通过基矩阵和扩展因子描述,具有较低的编译码复杂度和优异的译码性能。相比卫星导航系统IS-GPS-800协议中的非规则LDPC码,在校验位采用双对角和"a-0-a"连接关系的结构化LDPC码,同样可以达到线性复杂度编码。除此以外,通过设置不同的扩展因子和修剪操作,结构化LDPC码可以灵活支持不同多种长度的自适应传输,其中修剪操作的打孔/截短图案可以通过外信息转移(Extrinsic Informa-tion Transfer Charts,EXIT)分析方法优化。结合圈长分布和外信息度数谱联合优化设计方法,提出单个基矩阵的编码方案,通过配置不同的扩展因子和修剪方案,实现多种传输码长配置。译码仿真结果显示经过优化打孔/截短图案修剪的结构化LDPC码的译码性能要略优于IS-GPS-800协议中的非规则LDPC码。