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刘培培 《华北航天工业学院学报》2009,(1):1-3
本文介绍了利用VHDL语言,在MAXPLUSⅡ平台上,使用CPLD实现串行、并行两种信源方式的CRC码的设计及其模型验证结果。无论是串行,还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块,完成数据传输中的差错控制。同时在用硬件实现CRC码传输的过程中,比较了串、并两种方式的优缺点。 相似文献
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一种基于FPGA的快速CRC算法及实现 总被引:1,自引:0,他引:1
在数字通信中,循环冗余校验(Cyclic Redundancy Check,CRC)是一种常用的差错控制方法,它具有差错检测精确度高、效率高的特点.在设计中采用模拟人类的思维方式,创建快速、移植性强的串行循环移位异或运算方式来实现CRC编解码的算法,优化了系统电路.硬件测试表明,其在实现效率、消耗资源等方面取得了较好效果. 相似文献
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ATM信元交换系统一般采用CRC循环冗余校验编码来保护信元的信头。文章介绍了并行CRC生成的基本方法;研究了并行CRC纠正单比特错误的实现原理;设计了ATM信元信头并行CRC生成与校验的FPCn模块;特定芯片的实现结果表明,CRC生成模块与校验模块的数据吞吐量分别超过1.6Gbit/s和800Mbitl/s。 相似文献
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对深空通信中短帧长信息的Turbo编译码FPGA实现进行了研究。设计了Turbo编译码方法,编码由两个分量编码器并行级联组成,选择递归系统卷积码,编码采用特殊行列交织器;译码由两个独立的软输入软输出译码器串行联级联组成,采用近似Log-Map算法。给出了Turbo编译码的现场可编程逻辑阵列(FPGA)实现,给出了Turbo编译码单元的接口和顶层接口时序,以及Map译码单元流程。仿真结果表明:对帧长小于500b、码率为1/2的Turbo编译码器的FPGA实现了编码数据实时输出,译码延时0.45ms,满足输入数据速率要求。实测结果验证了仿真结果与理论性能相符。 相似文献
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为提高扩频信号捕获门限及伪码相位捕获准确度 ,在多通道并行捕获技术的基础上介绍块匹配算法和单点多次平滑算法两种相关峰检测方法 ,并在以 FPGA和 DSP为核心的单板系统上实现。其中单点多次平滑算法已应用于工程实际中的软件数据处理算法。实践表明 ,该方法有效地提高了检测门限 2 d B。在 FPGA数字电路设计实现中 ,提出了多个并行捕获通道共用一个载波 NCO,一个伪码 NCO及伪码产生器的方法 ,大大节省了硬件资源 ,在规模为 1.6万门的 FPGA芯片内共设计码并行快捕通道 12 8个。 相似文献