高速并行2 倍符号速率采样数字成形滤波实现及分析

随着数传系统传输信息量的不断增大,需使用8PSK 等高阶调制和成形滤波相结合进行传输。基于FPGA 和高速DAC 的数字成形滤波由于具有参数灵活可配置、适应性强等众多显著优势,正逐渐取代传统的模拟滤波器。由于传输速率很高,成形滤波采样倍数选择通常不能太高。为减轻DAC 采样压力,减小FPGA 与DAC 之间传输数据速率,设计基于2 倍符号速率采样的数字成形滤波器并通过查找表与并行滤波相结合的方法进行实现,所占用FPGA 资源明显小于3 倍采样。构建测量系统进行实物测试,测试结果表明:在8PSK 700Msps 符号速率(信息速率2. 1Gbps)传输条件下,进行2 倍采样时,星载调制器EVM 达到10. 3%,动态幅度不平衡0. 095dB,相位不平衡2. 034°,主要性能指标满足工程应用使用需求。EVM 虽稍差于3 倍采样,但DAC 采样频率降低了1/3,减小了FPGA 与DAC 之间传输数据速率,进而提升了传输效率,为后续星载高速调制器研制提供了参考,在高速率传输时具有广阔的应用前景。