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1.
根据WIND飞船的观测资料,讨论了2000年发生的南向磁场(BS)事件,分析了它们的源,发现12次事件中11次的源是日冕物质抛射(CME)。运用从地球向太阳时间倒推的方法和LASCO,EIT195A的观测资料,确定了这些CME。它们都是快速CME,伴有行星际激波,都具有晕状(Halo)形态,它们在日面上发生的位置是在一个不对称的区域内。还分析了5个强南向磁场(BS≥20nT)事件,发现它们的CME源,或者具有很高的能量,或者抛射方向正对地球,或者是具有叠加效应的CME系列,分析表明,在我们所讨论的太阳活动高年,大的行星际扰动和强地磁暴与高速流的联系并不密切。 相似文献
2.
针对遗传算法运算速度低、容易陷入局部最优值、早熟收敛等缺点,提出了基于实数编码的遗传算法的改进算法,对基于实数编码的遗传算法的选择、交叉、变异算子以及操作方法进行了改进,采用最佳保留选择策略、多算子交叉和变异,并且采用自适应变焦变异,改进后的交叉与变异操作,使算法始终保持了种群的多样性,同时也提高了寻优最终结果的精确性。实验表明基于实数编码的改进遗传算法(R IGA)有效的改善了遗传算法的缺点。 相似文献
3.
对1978年8月27至28日期间观测到的磁云与尾随高速流的相互作用进行数值模拟,基本拟合了1AU处的观测剖面。模拟结果表明,磁云-高速流系统将导致前向快,慢激波和后向快激波的形成。 相似文献
4.
利用非正则反馈线性化技术,对一类五阶感应电动机模型进行精确线性化,给出了控制器的显式表达式。 相似文献
5.
讨论了用算术编码实现波形数据的无损压缩。对波形数据进行无损压缩时 ,如果把每个可能的样本值看作一个符号 ,符号表会非常庞大 ,导致算法不可行。基于这种原因 ,本文用一个符号表示一定范围内波形数据 ,而不是单个波形数据 ,然后在此基础上设计了一种编码方案。先是无损线性预测 ,去除了波形数据之间的相关性。并假定产生的差值序列具有白功率谱 ,幅度服从高斯分布 ,第二步是算术编码。最后给出了对雷达回波数据进行压缩的实验结果。 相似文献
6.
本文介绍一种求解涡度流函数形式的定常不可压缩Navier-Stokes方程的半隐式指数型差分格式。涡度方程用上述格式求解,而流函数方程用多层网格法求解。这种组合求解方式具有很好的稳定性及较快的收敛速度。本文对Re=100,400,1000,3000,5000的驱动方腔及Re=400,1000的驱动长方腔进行了数值模拟,结果与现有的计算相吻合。 相似文献
7.
俯仰振荡三角翼在非定常自由流中运动的实验 总被引:1,自引:0,他引:1
在南京航空航天大学已建成的国内首座非定常风洞内,研制了一套单自由度俯仰振荡实验装置,设计开发了一套对模型姿态和来流风速进行联合控制的软件。对一60°后掠三角翼模型进行了单独俯仰振荡运动和俯仰振荡与自由来流耦合运动的实验。实验结果表明:模型做单独俯仰振荡时,振动频率和振动幅值的影响只有在迟滞环出现后才起作用,而迟滞环的出现是由于翼面上的不同流态对外界扰动的反应时间不同造成的。非定常自由流对做俯仰振荡的三角翼气动特性有很大的影响,模型上仰过程中来流的减速,进一步提高了最大升力系数,推迟了失速迎角;模型下俯过程中来流的加速,则更进一步推迟了升力系数恢复到静态时的值。当翼面上产生破碎涡流时,非定常自由流的作用表现得更为明显。 相似文献
8.
由于在复杂FPGA(Field Programmable Gate Array,现场可编程门阵列)设计中存在跨时钟域,通常会产生亚稳态现象.为有效地预防和解决该问题,分析FPGA设计中亚稳态的产生机理及其对数字信号处理系统的影响.根据不同的信号同步类型,针对单比特电平信号、脉冲信号和边沿信号,分别给出基于触发器级联的跨时钟域信号同步方法;针对并行信号,提出基于异步FIFO (First In First Out,先进先出队列)和握手协议的跨时钟域同步方法;并通过仿真手段分析信号同步方法的有效性及其适用范围.结果表明:这些方法能够正确有效地完成跨时钟域信号同步,预防可能出现的亚稳态问题,从而提高复杂FPGA设计的可靠性和稳定性. 相似文献
9.
为了满足在一个系统中使用多码率低密度奇偶校验(LDPC)码字的需求,设计了一个多码率准循环LDPC(QC LDPC)码编码器;按照功能,将编码器分成输入缓存单元(ISU)、生成矩阵存储单元(GMSU)、矩阵乘法运算单元(MMU)以及输出缓存单元(OSU)4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4, 0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列(FPGA)EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5 339个逻辑单元,占FPGA总逻辑单元的7%,耗费439 296比特的存储器资源,占FPGA总存储器资源的6%。 相似文献
10.