DDS激励PLL频率合成器的研究

频率合成器是现代通信设备的重要组成部分。首先介绍频率合成技术，然后分析了倍频式ＤＤＳ激励ＰＬＬ频率合成器的噪声性能，最后讨论设计中应注意的问题     

一种宽带高速跳频载波频综结构的设计

将DDS（直接数字合成）与PLL（锁相环）频率合成技术相结合,采用多环并列流水线结构,设计出混合扩/跳频系统的载波频率综合单元。利用DDS技术可实现频率分辨率高、转换时间快等要求,利用PLL技术可实现杂散抑制性能高、扩展宽带等要求,并采用多环并列硬件结构保证了系统的跳变速度和宽频带指标。经闭环测试平台的测试,系统达到350～1800MHz带宽可变,频率跳变速度10 000跳/s可变,杂散抑制优于-80dBc。文章首先给出详细的硬件设计方案及其实现,同时理论分析了个各项指标的优化,最后给出闭环测试平台的搭建以及最终测试结果。     

一种微波测频系统的设计

提出了一种基于射频PLL频率合成器的微波连续波测频方法。利用射频PLL频率合成器ADF4113,实现了对2 cm微波连续波进行快速、准确地测频,并给出了其系统框图。     

软件锁相环的设计与应用

根据虚拟无线电技术的特点和锁相环的基本原理,提出一种适于计算机软件化实现的锁相环数学模型,分析不同参数对锁相环捕获和跟踪性能的影响,得出不同情况下参数设定的基本准则。计算机仿真结果表明,软件锁相环在加性高斯白噪声信道下具有较好的捕获与跟踪性能。最后提出软件锁相环在测控系统中实现信号实时处理的优化方法。     

DDS PLL电路中的频率规划

对DDS PLL电路中杂散的产生机理进行简要分析,在此基础上对系统进行频率规划,仔细设置DDS参考、DDS输出、混频器输入等处信号的频率。实验表明,文中所做的频率规划可以有效地降低输出信号的杂散,同时不影响系统其他性能。     

CMOS集成压控振荡器设计

通过分析CMOS差分负阻振荡器的工作原理,得到电路结构和参数的优化方案。基于0.18μm工艺,采用片上电感和可变电容,设计了一种基于开关调谐电容结构的宽可调范围的分段线性互补型交叉耦合CMOS集成压控振荡器。在提高振荡器的可调范围的同时,降低相位噪声。电路采用HSPICE进行仿真,在1.8 V电源电压下,振荡频率的变化范围为1.55 GHz~2.86 GHz,可调范围约为60%。功耗为5 mW~10 mW,相位噪声在10 MHz频率偏移处为-110 dB/Hz。     

锁相环中数字分频器对输出信号相位噪声和杂散的影响

基于对数字分频器混叠效应的分析,解释了锁相环相位噪声线形模型与一些实验 结果误差较大的原因。并通过对数字分频器的建模,得到了数字分频器输出信号相位噪声和 杂散的计算方法。实验证明这种方法的计算结果与实验结果相吻合。再以此修正锁相环相位 噪声线形模型,使锁相环输出信号的相位噪声和杂散的预测能够更加准确。     

宽带锁相频率合成器设计

介绍了一种应用于末制导雷达的宽带锁相频率合成器的设计方法。分析了方案的选择以及系统的相位噪声指标,详细介绍了锁相频率合成芯片的特性以及环路滤波器的设计方法,并进行了参数计算和仿真分析。最后给出了电路实物和测试结果,测试结果符合系统指标。该频率合成器具有输出频带宽,相位噪声低,杂散小的特点。     

基于锁相环的永磁直线同步电机无传感器控制系统设计

设计了一种表贴式永磁直线同步电机无传感器控制算法。为克服低速运行时定子反电势过低不易观测的弊端,在静止坐标系下建立了定子电压的积分数学模型,将反电势观测项解耦为幅值固定易测的积分项。由于观测噪声的影响,通过传统直接计算法获得的速度信号毛刺现象较为严重,为此算法采用锁相环技术(PLL)对转子的位置和速度信号进行提取。建立PLL的二阶频域数学模型分析其稳态性能,并在输入信号存在相位阶跃、频率阶跃、频率斜升的情况下分别讨论了PLL的动态跟踪能力。仿真结果表明,算法能够实现转子位置、速度的准确观测,所构建的控制系统具有良好的稳定性和可控性。     

基于滑模观测器的永磁同步电机无传感器控制系统的优化研究

为了优化传统基于滑模观测器(SMO)的永磁同步电机(PMSM)无传感器控制系统的性能,分析了传统控制系统中相应模块的数学模型和控制算法存在的问题,建立了优化的基于SMO的PMSM无传感器控制系统模型并进行了仿真。通过分析传统SMO的数学模型,在保证SMO满足Lyapunov稳定条件的前提下,根据电机不同工况对滑模增益进行实时优化,提高了SMO的观测性能。为了提高锁相环(PLL)输出信号的质量,在PLL输入端加上低通滤波器,并对低通滤波环节造成的位置角度偏差进行补偿。通过仿真验证上述所采用优化策略的正确性和可行性,结果表明:优化模型在保证系统动态性能的同时能够获得比传统观察系统质量更高的观测信号。