基于FPGA与TDC的GPS-铷钟时间同步系统

描述了一种高精度的GPS-铷钟时间频率同步系统,系统输出标准10MHz频率,同时输出高精度的1PPS同步时间信号,在GPS信号驯服下系统同步精度可达到7.2ns,输出频率准确度优于1E-12。论文阐述了系统的原理,给出了测试数据,结果表明,系统指标满足工程应用要求。     

一种基于矩阵分裂的QC-LDPC码Log-BP译码方法

 针对高码率的准循环低密度奇偶校验码（QC-LDPC）提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元（CNU）与变量节点更新单元（VNU）规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。     

VXI总线嵌入式计算机

作为一种新型的模块化测量仪器标准总线 ,VXI总线已经成功应用于多种导弹的测试、发射和控制。VXI总线嵌入式计算机是VXI总线测控系统的核心模件 ,担负着控制VXI总线操作和管理系统资源的重任。本文通过对国内VXI总线嵌入式计算机现状的分析 ,提出了一种新型的VXI总线嵌入式计算机的硬件设计方案 ,并对主要电路的技术要点和实现方法进行了较详细的论述。     

接口分组件单板自动测试系统的硬件设计与实现

介绍一种数字化仿真测试板的设计及其实现。设计中使用了PCI总线,利用DSP和FPGA组合的方式,有 效地满足测试系统速度快、可靠性高的要求。实验证明该方案的实用性和有效性。     

FPGA宇航应用全流程保证技术

文章分析了FPGA的结构特点,结合宇航型号研制流程和国内近年来元器件保证技术的研究和工程实践,提出了FPGA宇航应用保证流程和保证的内容,针对其中的器件测试、封装工艺鉴定、开发验证和确认、单粒子效应减缓措施等关键技术进行了深入研究。文章提出的相关技术可以作为FPGA宇航应用评价和保证的参考。     

电子战中的基带雷达信号源设计

现代战争中部队信息化作战的能力已经成为战争成败的关键因素,构建高逼真度的基带雷达信号源对于电子战的指挥与训练具有重要意义。研究了一种基于FPGA 基带雷达信号源的设计。首先在上位机开发应用程序,对FPGA 进行参数配置,然后研究了DDS产生信号的原理,将关键的信号产生模块封装成AXI总线接口的IP核,增强了设计的灵活性和重用性,最后结合一片高速D／A芯片进行数模转换,完成了基带雷达信号源的设计。利用频谱仪测试了信号源的性能指标,实测表明整体设计符合电子战中对雷达系统的应用需求。     

北斗导航接收机的硬件设计与实现

北斗卫星导航系统的逐步完善加快了北斗导航接收机产业的发展。在研究北斗导航系统原理的基础上,提出了一种基于北斗卫星导航系统的导航接收机的硬件设计方案。该方案以北斗卫星导航性能需求为基础,以射频模块、FPGA和DSP为核心器件,集成各部分完成了接收机系统的硬件设计。在硬件设计基础上,设计了DSP的驱动程序。最后与接收机软件配合进行测试,测试结果表明该设计能够正确捕获跟踪北斗卫星信号,为用户提供准确的位置和速度等参数输出,可实现实时高精度定位。     

基于FPGA架构的高可靠在轨重构系统设计

航天设备与地面设备相比,制造成本高,对空间环境的适应性要求也高。为了延长航天器寿命,提高其在轨工作的可靠性,需要考虑航天器在空间环境下的可维护性需求。针对航天资产在轨软件实现功能维护的需求,研究空间环境应用背景下的高可靠在轨可重构技术。基于FPGA芯片在航天器领域中应用的广泛性、灵活性及可靠性,设计了一种FPGA架构下的高可靠在轨重构系统。该系统的优势在于充分利用星载设备中普遍使用的“SRAM型FPGA+反熔丝FPGA”的硬件架构,在实现SRAM型FPGA动态刷新功能的基础上仅通过软件更改来增加在轨重构功能,极大降低了硬件更改的成本,扩展了可重构功能的应用范围。在某航天器星载设备中应用该在轨重构系统,通过实际飞行经历,验证了该架构系统设计方案的可行性、可扩展性及可靠性。     

TCM的全并行维特比译码器的设计及实现

网格编码调制(TCM)是一种将编码和调制相结合,利用信号集的冗余度来获取纠错能力的技术。而用于卷积码的维特比译码器同样可以用作基于卷积码和PSK的TCM的译码。本文提出了一种适用于TCM的全并行的维特比译码的设计方案,并在Xilinx公司的v600ebg432-8上实现。     

TDICCD时序设计在FPGA中的工程实现

文章结合TDICCD和FPGA器件特点,主要从设计目标分析,VHDL算法描述、综合、布线、仿真、代码优化、代码测试验证等几方面,阐述了TDICCD时序设计的全过程;利用同步设计的思想避免了竞争与冒险;利用RC延迟模块实现了时序的精确调整;利用模块化思想提高了代码的可重用性、可测试性、可读性。最终,实现了一个6MHz像元输出速率下能正常工作的TDICCD的成像系统。