RapidIO互连技术研究及其模型验证

随着计算机技术的飞速发展,传统总线已远远无法满足目前和未来高性能计算机系统的I／O性能需求。介绍了一种新的基于包交换的I／O互连技术——RapidIO。通过介绍RapidIO协议规范以及将RapidIO和几种新兴高性能I／O互连技术（PCIExpress等）的对比,指出了RapidIO在满足高性能计算机系统的I/O性能需求方面的优势,最后给出了RapidIO验证模型并对验证结果进行了分析．     

基于FPGA的捷联惯组数据采集系统设计与实现

惯性器件性能的好坏直接决定了武器系统的性能,惯性器件的测试工作需要专门的脉冲采集系统来实现,本文介绍了一种基于FPGA的新型惯组脉冲采集系统,通过选用XC3S1000-4FGG676I芯片轻松实现了多路脉冲信号、交直流电压量以及温度传感器信号采集,抗干扰措施的采用有效地保证了该系统的稳定性和可靠性,经过大量的试验考核目前已经正式运用于捷联惯组的单元测试过程中。     

基于FPGA＋DSP线性结构的某型飞机电子侦察视频处理系统

简要叙述了FPGA＋DSP的线性处理系统结构,并以此为基础结构,设计了一种飞机电子侦察视频处理系统,并说明了该视频处理系统的基本实现方法。     

基于FPGA技术的8位模型机设计与实现

利用EDA技术在FPGA芯片上设计并实现一个简单的8位模型机,主要包括指令系统、运算器、控制器、存储器、时序产生器和总线等设计,在QuartusⅡ6.0集成环境下进行设计、编译和仿真,最后下载到SOPC/EDA实验平台上进行单元和系统测试,达到了设计要求。     

基于FPGA的实时视频图像采集与存储系统(英文)

针对传统视频采集存储系统存在的问题,设计了一种以FPGA为核心的实时视频图像采集与存储系统。采用模块化设计方法,通过Verilog编程实现了视频解码A/D配置,视频图像采集逻辑控制和图像存储逻辑控制等功能模块;采用IDE接口硬盘作为存储介质,FAT32文件系统作为图像存储形式来记录实时图像。实验结果表明,系统具有实时性强、集成度高、存储能力强及易于扩展等优点。     

基于FPGA的雷达信号模拟、采集与处理系统

介绍了基于FPGA设计并实现了一种雷达信号模拟、采集与处理的系统。系统主要由计算机和带有双路高速A/D和双路高速D/A的信号处理卡组成。信号处理卡以FPGA为核心控制与处理芯片,主要完成雷达信号模拟、雷达信号处理和雷达信号采集等功能,与计算机通讯使用USB2.0接口,采用数据抽取、坐标查表映射和DirectDraw等技术在计算机显示器上以P显和A显方式进行实时显示。该系统提供在线配置功能,用户可通过USB接口对FPGA程序进行配置或升级,无须专用配置芯片,简化了电路板设计,提高了系统的灵活性。     

HDLC协议的FPGA实现方法

基于机载嵌入式环境的高可靠性需要,提出了一种在FPGA中实现HDLC协议的方法,详细说明了HDLC协议发送和接收的实现过程,并进行了仿真验证。与专用ASIC芯片比较,方法具有可靠性高、实现简单以及灵活性好的优点,实践表明具有良好的应用前景。     

一种高动态直扩接收机快速码捕获方法

对于工作在高动态环境下的扩频接收机,在基于数字匹配滤波器的基础上,提出了一种高折叠倍数匹配滤波器和FFT相结合的捕获方法,将传统的基于信号载波频率和码相位的二维搜索过程变为基于码相位的一维搜索过程.给出了32折叠匹配滤波器在FPGA中的实现框架,通过对折叠倍数和占用系统资源的关系的仿真,可以看出,折叠倍数越大,占用系统资源越少.当输入信号的信噪比在-20 dB时,比传统采用二维搜索捕获方法的捕获速度有很大的提高.由于该方法具有捕获速度快和占用系统资源少的特点,经实际验证适用于高动态环境下的快速码捕获.      

基于FPGA与TDC的GPS-铷钟时间同步系统

描述了一种高精度的GPS-铷钟时间频率同步系统,系统输出标准10MHz频率,同时输出高精度的1PPS同步时间信号,在GPS信号驯服下系统同步精度可达到7.2ns,输出频率准确度优于1E-12。论文阐述了系统的原理,给出了测试数据,结果表明,系统指标满足工程应用要求。     

一种基于矩阵分裂的QC-LDPC码Log-BP译码方法

 针对高码率的准循环低密度奇偶校验码（QC-LDPC）提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元（CNU）与变量节点更新单元（VNU）规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。