准循环LDPC码译码器的FPGA实现

文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码（LDPC）的部分并行译码结构,基于该部分并行结构在Altera公司的StratixII—EP2S90器件上验证并实现了DTMB标准中三种准循环低密度校验码的译码器。FPGA资源统计表明,在并行路数相同的情况下,采用该部分并行结构可以节省大约45％的逻辑单元。     

一种TPC编译码器的FPGA设计实现

简要介绍了Turbo乘积码的编译码原理,提出了一种基于AHA4540和FPGA的TPC编译码器设计方案.重点给出了TPC编码器的FPGA编程设计的思想以及AHA4540内部寄存器的配置设计,并对所设计配置后的编译码器进行了仿真验证.结果表明,该设计系统具有良好的性能.     

一种卫星通用遥控指令译码器设计

针对卫星传统遥控指令译码器已经无法满足通用性、适应性、好用易用及批量生产的要求,提出了一种新型遥控指令译码器设计。与传统遥控指令译码器相比,新型遥控指令译码器能够同时适应脉冲编码调制(PCM)遥控体制和空间数据系统咨询委员会(CCSDS)分包遥控体制的两种标准;并且配置了两种输入接口,既能直接接收地面发送的直接指令帧进行译码输出,又能接收星载计算机发出的间接指令帧进行译码输出。新型遥控指令译码器配置的与星载计算机的接口以及具备的自主健康管理功能,非常适用于有智能化自主运行管理需求的卫星。该译码器通用性和适应性强,非常适用于高集成度的抗辐照专用集成电路(ASIC)器件研制,以及高可靠性和长寿命产品的批量生产。新型遥控指令译码器设计已在新遥感平台及相应的卫星研制中得到验证。与传统遥控指令译码器相比,新型遥控指令译码器的功能、性能均得到显著提高。     

TCM的全并行维特比译码器的设计及实现

网格编码调制(TCM)是一种将编码和调制相结合,利用信号集的冗余度来获取纠错能力的技术。而用于卷积码的维特比译码器同样可以用作基于卷积码和PSK的TCM的译码。本文提出了一种适用于TCM的全并行的维特比译码的设计方案,并在Xilinx公司的v600ebg432-8上实现。     

基于DSP的Viterbi译码器的实现

介绍了一种运用DSP技术来实现维特比(Viterbi)译码器的方法。其中介绍了维特比译码器的原理及算法，及维特比译码器实现的过程。算法用C语言来编写，并成功地将其移植到DSP的集成开发环境CCS中。在此基础上，给出了硬件的仿真结果。由仿真测试结果表明，该系统编解码处理速度很高。     

一种高速Reed—Solomon译码器的实现结构与Simulink建模仿真

将修正的Euclid算法作为RS译码的核心算法，讨论了一种RS译码算法的原理与实现结构；以最终采用FPGA实现该RS译码算法为目的，使用Simulink工具建立了RS编译码器的精细模型。     

萤火一号火星探测器遥控译码器设计与实现

对萤火一号(YH-1)火星探测器遥控译码器的设计与实现进行了研究.给出了遥控译码器的基本功能及适合深空的通信链路协议,介绍了采用模块化设计的硬件和工作模式.给出了可靠性和安全性保障措施.多次地面试验结果表明:YH-1火星探测器遥控译码器设计合理,与其他设备接口匹配正常,各项设计指标满足任务书的要求,设备运行稳定.     

CCSDS-RS(255,223)码高速译码器的硬件实现研究

研究了空间通信用高速Reed-Solomon(255,223)码硬判决译码器的FPGA实现方法,提出一种新的纠错算法实现结构以最大程度提高译码器性能。设计中采用RiBM算法求解关键方程,并通过应用高速比特并行乘法器以及流水线和并行处理方法提高译码通过率。综合和测试验证结果显示,该译码器译码通过速率为1.7Gbit/s,译码延迟为296个时钟周期,优于目前同类型的RS译码器性能指标。     

基于CPLD的巴克码信号发生器与译码器

本文利用CPLD设计了一个11位的巴克码信号发生器,该发生器具有单次和连续输出功能,同时也设计出了一个11位的译码器来驱动发光二极管,当接收到巴克码时发光二极管亮,没有检测到时则发光二极管灭.