采用大数准则的Viterbi译码器性能

卷积码是通信系统中常用的差错控制编码；(2，1，6)卷积码是卫星通信中常用的卷积码；采用大数准则的Viterbi译码算法是在常用的Viterbi译码器所采用的方法上提出的一种新的算法，此算法对经过增信删余的卷积码的性能有所提高，并将此方法与常用的方法进行了比较。     

基于新Euclid实现结构的高速RS译码方案及FPGA实现

Reed-Solomon码具有很强的突发与随机错误纠正能力,已经被广泛应用于卫星通信、军用通信、计算机系统等领域.本文以修正的Euclid(ME)算法为核心算法,设计了一种具有流水线结构的高速时域RS译码方案.对于ME算法提出了一种新的实现结构,取消了一般ME电路实现结构中用来终止迭代的控制电路.用新ME实现电路构成的RS译码器结构简单、规则,易于FPGA实现.以具有8个符号纠错能力的RS(255,239)译码器为例,完成了RS译码器的FPGA设计.工作时钟频率为45MHz时,译码器的吞吐率达到360Mbit/s,译码延迟仅为402个时钟周期.     

基于FPGA最大迭代次数可变的LDPC译码器设计

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。     

基于VHDL的Viterbi译码器的实现

介绍了一种运用VHDL来实现维特(Viterbi)译码器的方法。详细描述了维特比译码器的优化算法和用VHDL语言实现原理。电路在集成开发环境MAX PLUSII下可以完成设计、仿真、适配并下载。文中给出了维特比译码器顶层设计电路图，以及电路的主要模块和总体电路的仿真结果。其仿真结果表明，用VHDL实现维特比译码器是一种快速有效的方法。     

高速RS译码器的FPGA实现

详细描述了RS译码器的结构及设计;并采用FPGA技术实现了高速RS译码器。测试表明,其最高传输速率可达100MB／s。该译码器可满足高码率传输需求的场合。     

基于FPGA的BCH(31,21)码译码器的设计

本文介绍了采用FPGA设计BCH(31．21)码的译码器的方法．译码器能对BCH(31．21)码进行译码和纠正低于或等于2位的随机错误．并给出了在MAX PLUSⅡ软件平台下的仿真结果。     

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。     

线性分组码限距离译码器的性能分析

为了提高自动重传请求(ARQ)系统的通过率,在混合ARQ系统中,使用限距离译码器改善系统的性能。在限距离译码时,线性分组码纠正重量t的错误图样。纯纠错译码器和纯检错译码器都是限距离译码器的特例。本文首先介绍了Krautchouk多项式的几个重要性质,然后,用线性分组码及其对偶码的重量分布,分别导出了两种形式的错误译码概率的简化计算公式。由于生成函数方法的使用,成功地得到了重复码、汉明码和扩展汉明码的错误译码概率的解析公式,最后,讨论了Golay码和某些本原BCH码错误译码概率的计算方法。     

NASA航天飞机遥测数据的维特比译码器

用于处理航天飞机遥测数据的数据通信系统已在新墨西哥白沙靶场这里的遥测主控站JIG-56中建成。因为航天飞机数据进行了卷积编码,因此该数据系统需要Viterbi译码器。但是航天飞机采用的是非标准码,过去勾空间飞行器提供译码器保障的工厂已不再生产这些译码器。由于没有其他公司为航天飞机数据译码设计Viterbi译码器,为此研制了这种所需的译码器。本文叙述了这种译码器的性能要求及其设计。     

多码率串并Viterbi译码器优化设计

为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究.通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个.使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码.优化结构与传统串并结构相比,译码速度相同,硬件资源可...