基于DSP的UAV飞控计算机设计与半物理仿真

飞行控制计算机(FCC)作为飞行控制系统的核心，担负着多种任务。随着系统功能的日益增多，飞行包线的不断扩大，模拟式FCC已经越来越不能满足系统要求。针对目前FCC向数字式、智能化方向发展，本文利用高速DSP芯片，结合复杂可编程器件(CPLD)，设计出一种集高可靠性、高集成度、高精度于一体的新型FCC，最后在此基础上外加了数据采集卡组成闭环半物理系统，并进行了仿真。仿真结果表明，本文这一全新尝试完全可行，且应用前景将非常广泛。     

基于VB6.0的PLC与上位计算机的串行通信

介绍了Mitsubishi的A系列PLC与上位计算机的串行通信程序设计方法 ,讨论了在程序设计中需要注意的问题 ,并给出部分采用VB6 .0实现的串行通信程序     

基于FPGA 的步进电机细分控制研究

为了解决所选步进电机固有步距角过大而无法满足系统高精度微位移控制要求的问题,以细分控制原理为理论依据,设计了1种基于现场可编程门阵列（Field Programmable Gate Array , FPGA）的单极性细分驱动电路。该电路具有绕组断线检测功能,可在电机转速为2 rad/s的前提下实现16或者更高程度的细分控制。在电路的调试过程中,针对绕组互感问题进行了研究,在很大程度上降低了绕组互感对细分控制精度的影响。试验结果表明：所设计的基于FPGA的细分驱动电路控制精度满足使用要求。     

基于可编程逻辑控制器的超声电机测试系统设计

为了给工程技术人员提供易于操控的超声电机特性测试设备,设计了基于可编程逻辑控制器(PLC)的测试系统。根据超声电机常用的特性要求,利用力矩传感器输出的脉冲信号,通过PLC的高速输入口,用梯形图实现力矩和转速的采集和显示。通过可编程逻辑控制器配套的人机界面,实现了触摸屏对超声电机的测试进行操作。测试系统能够完成超声电机机械特性测试、超声电机自动加减载测试、超声电机带负载起动特性测试和超声电机手动测试等4种模式。通过试验对该系统进行验证,达到易于操作的要求。     

基于FPGA的无刷力矩电机伺服控制系统研究

设计了基于FPGA平台无刷力矩电机的导弹用电动舵机控制系统方案。试验和应用证明该系统具有体积小、无需减速机构、响应速度快、输出转矩大、控制精度高等特点,适合制导炸弹用舵系统控制。     

基于模糊PID的飞机机轮静态性能测试装置

机轮是飞机的重要组成部分,其安全性能直接影响飞机的安全起飞和着陆.机轮的性能指标包括动态性能指标和静态性能指标.静态性能指标主要包括机轮的静强度和刚度,一般采用传统PID控制算法实现飞机机轮静态性能指标的测试,但由于传统PID控制算法鲁棒性差,对非线形、时变等系统难以获得满意的控制效果,本文基于S7-300PLC,将先进智能控制方法与传统PID控制相结合,提出了模糊PID自整定算法在PLC上的实现方法,并完成对飞机机轮静态性能测试装置的有效控制,试验结果显示该控制系统在控制性能上明显优于传统PID控制算法.     

一种实时图象处理系统

本文介绍的实时图象处理系统，主要采用高速数字信号处理器ＴＭＳ３２０Ｃ３０（ＤＳＰ）和准双口存储器ＶＲＡＭ。具有较好地实时性和通用性，可用于图象跟踪和图象分析。为提高系统可靠性，减小系统体积，用一片大规模可编程逻辑器件ＥＰＬＤ（ＰＭ５１２８）来实现Ｃ３０和ＶＲＡＭ的接口，并完成图象的采集及ＶＲＡＭ的动态刷新。     

基于FPGA内置RAM的抗辐射有限状态机设计

在现代卫星设计中广泛使用的可重构现场可编程门阵列(FPGA),在空间高能粒子的影响下很容易产生单粒子翻转(SEU),从而功能紊乱甚至失效。在面向航天应用的FPGA设计中,必须采用容错设计技术来弥补器件本身抗辐射能力的不足。本文首先分析了有限状态机(FSM)的内部结构,并指出由于自身电路结构的特点,传统的FPGA容错设计方法应用于FSM时有一定的局限性。然后,针对基于FPGA的FSM容错设计技术进行了研究,根据现代FPGA的结构特点,提出了一种基于FPGA内置双端口随机存取存储器(RAM)、具有周期校验功能的FSM设计方案。经过可靠性分析和实验可以看出,与采用传统容错设计方法的FSM相比,采用本文方案构建的FSM在太空辐射环境下具有更高的长期可靠性、更小的FPGA资源占用量和更低的功耗。     

GPS接收机基带信号处理模块的FPGA实现

论述在GPS接收机三个功能模块中基带信号处理模块的具体作用。利用FPGA技术的先进性和软件无线电技术的灵活性开发出具有自主知识产权的功能模块。介绍其设计实现,着重于伪码生成器和NCO的实现,同时给出相关的仿真结果。     

基于FPGA的串行RS+Viterbi级联译码器的设计与实现

提出了一种基于现场可编程逻辑阵列(FPGA)的RS码(255,223)级联卷积码(4,3,3)译码器及其实现,给出了系统结构。其中级联译码器均采用串行结构,减少了资源占用。卷积译码使用Viterbi算法,给出了其初始化网络、分支度量计算、加比选、累计度量储存、幸存路径储存和回溯等主要部分;RS译码采用欧几里德算法,给出了伴随式计算、错误位置和错误值多项式计算(钱搜索计算错误位置、福尼算法计算错误值)、模二和计算解码输出等关键部分。