全数字仿真技术在航天型号软件测试中的应用

为了更好的进行航天软件的测试工作,解决硬件测试环境的局限性,提高测试技术水平,实现测试工作自动化,采用了全数字仿真技术搭建软件仿真测试环境的方法。本文描述了目前航天软件进行确认测试过程中使用的测试环境,介绍了硬件测试环境和用全数字仿真技术搭建的软件仿真测试环境在航天型号软件测试中的应用情况,重点通过对软、硬件测试环境的实际使用,对2种测试环境进行了分析,指出了软件仿真测试环境相对于硬件测试环境的优势。     

一种基于FPGA的深度神经网络硬件加速器系统

深度神经网络目标检测算法计算复杂度高、模型复杂,对硬件平台的算力有很高需求,针对以上问题,设计了一种基于现场可编程门阵列(field programmable gate array, FPGA)芯片的硬件专用加速器.通过软硬件协同方法,设计具有高并行度及深度流水的片上架构,并使用模型量化、结构优化等方法对神经网络模型进行优化.在所设计的加速器系统中进行神经网络目标检测算法的部署,实现了高数据吞吐率、低功率消耗的FPGA神经网络计算,且模型精度损失低于1.2%,为在低能耗嵌入式平台上部署深度神经网络目标检测算法提供了有效解决方案,可广泛应用于机载、星载智能计算设备.     

微型燃气轮机发电机组快速原型控制器硬件在环试验研究

为了验证燃气轮机发电机组控制器的全状态控制、故障识别与处置功能,提出了1种基于cRIO快速原型控制器的硬件在环仿真方案。该系统包括1套模块化设计的快速原型控制器、高精度的接口模拟器、基于Simulink设计的燃气轮机发电机组数学模型和控制系统监控软件。硬件在环试验表明:快速原型控制器具备燃气轮机发电机组的全状态控制功能;针对注入的7种典型故障,快速原型控制器能快速识别和合理处置。通过硬件在环试验验证的快速原型控制器可用于对真实燃气轮机发电机组的控制。     

赤道异常区GPS-TEC与系统硬件偏差的反演

提出了一种基于最小二乘的赤道异常区GPS-TEC与系统硬件偏差的反演方法.利用设置在福州、厦门、广州和南宁4个台站的观测数据,可以得到GPS卫星和接收机的硬件偏差以及(20°～28°N,105°～123°E)区域中48个3°×1°网格的TEC(时间分辨率为15 min).应用于2006年观测数据,得到了较稳定的系统硬件偏差,其中卫星硬件偏差值与欧洲定轨中心公布的结果接近,得到的TEC具有合理的日变化和季节变化特征.该反演方法可以应用于赤道异常区电离层的研究.      

局域网(LAN)及其在中小型制造企业中的应用

本文主要介绍了局域网的拓扑结构的类型、特点及其在中小型制造企业中应用的方法和意义。同时也提出了中小型制造企业在开展CAD／CAM应用技术时，组建局域网络应该注意的问题和配置软硬件时应遵循的原则。     

机载CPU板硬件故障诊断平台的设计研究

针对某机载CPU板硬件检测与故障诊断的问题,提出了故障关联、功能点编码等检测方法.在握手测试的基础上,通过主动与被动相结合的方式,分层次、分模块地实现功能检测与故障诊断.给出了总体的设计思想与软硬件的实现方案.     

在俯仰面中导弹自动驾驶仪的不完整状态的反馈设计

极点配置法就是给十字尾控导弹设计一种线性导弹自动驾驶仪系统,选择合适的闭环极点位置的程序来保证期望的瞬间性能,极点配置方程式是简便的,可以在俯仰操纵面内求出快速稳定的加速度。前馈通道增益可以保证在一步输入情况下没有任何稳定态误差的跟踪。同样导弹的弹体速率、舵偏转峰值和舵速率的一些控制器可以有特定的稳定裕度。一个不完整状态反馈控制器不需要观察器系统。该设计在不同响应速度下可以达到期望的稳定裕度,同时利用硬件性能选择自动驾驶仪响应速度（GCF）。     

特种经纬仪快速检测与标定系统

传统的经纬仪计量检测设备存在诸多缺点.为改变这一现状,设计了一套特种经纬仪快速检测与标校系统.文章叙述了其软、硬件组成和工作原理,着重阐述了关键问题的解决途径,最后对系统测量不确定度进行了评定.实践证明,系统完全符合要求,能完成特种经纬仪主要项目的快速检测与标校.     

航空电子系统综合显示处理技术研究

集中控制和综合显示技术在先进作战飞机航空电子系统中的应用日益广泛,综合显示处理机作为航空电子系统控制和管理的核心,其系统结构、可靠性及综合显示控制将是系统平台设计要解决的首要问题.本文介绍了一种机载综合显示处理机,根据航空电子系统功能需求及显示控制系统结构,进行了系统层次化结构设计,并对综合显示控制系统的系统显示控制、通信控制及模块化设计与实现技术进行了研究分析,最后给出合理的模块化设计与实现方案.航空电子系统综合试验、应用表明,综合显示处理机性能先进、可靠性高,并极大地改善和提高了航空电子系统的整体性能.     

一种基于矩阵分裂的QC-LDPC码Log-BP译码方法

 针对高码率的准循环低密度奇偶校验码（QC-LDPC）提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元（CNU）与变量节点更新单元（VNU）规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。