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61.
针对可变尺寸块运动估计(VBSME,Variable Block-Size Motion Estimation)的硬件结构在现场可编程门阵列(FPGA, Field Programmable Gate Array)上实现时消耗资源多且速度慢的问题,提出了一种面积和速度优化的VBSME硬件结构.其中,绝对差累加和(SAD,Sum of Absolute Differences)的计算采用基于随机存储器(RAM,Random Access Memory)的累加计算方式,比基于寄存器合并的方式节省了面积并增加了速度;通过采用脉动比较链而非总线结构,增强了多个SAD值的比较能力,并能高效地实现对部分差排除算法(PDE,Partial Difference Elimination)的支持.基于Virtex-II型FPGA器件,本结构消耗了2261个slice,时钟频率达到164MHz,在搜索窗口为16×16时可实时处理标清格式的视频.与同类设计相比,设计的面积可减少77%,速度增加218%,FPGA的硬件效率显著提升. 相似文献
62.
63.
一种鲁棒的图像小波变换模拟编码传输方法 总被引:1,自引:1,他引:0
在复杂度和延迟受限或者可变信道条件下,由于通信系统的一体化设计,信源信道联合编码(JSCC, Joint Source-Channel Coding)技术的应用有助于改善传统的分离结构系统.针对带宽功率限制模拟信道,提出了一种结合了小波变换编码和香农映射信源信道联合编码的静止图像模拟编码传输方法;并基于更加合理的考虑了信道噪声的重建图像失真估计,提出了相应的联合优化带宽分配算法.仿真及分析表明,由于信源信道的联合优化及具有模拟编码传输的特点,该方法表现出良好的编码传输性能,且编解码复杂度和延迟小;同时在信道失配情况下表现出的柔性降级/改善特性有助于提高可变信道条件下系统的鲁棒性和信道带宽利用率. 相似文献
64.
低密度卷积码(LDCC)是低密度码(LDPC)经由其产生矩阵的侧滑变换成为带状产生矩阵而得到的,具有LDPC和卷积码的误码性能好等一些共同特征。LDCC码的和积算法译码方法可以进一步改进为局部概率传播译码方法。采用流水线结构的局部概率传播译码方法用于LDCC码得到了接近和积算法的译码性能,而且译码延迟比LDPC大为降低,译码器更为简单,便于实时工作。 相似文献
65.
在基于提升格式的真三维小波包分解的基础上通过定义空间块结构, 实现了SPECK算法的真三维扩展。该方法不涉及运动估计和运动补偿, 具有计算量较小、编码快、低复杂的特点, 产生的视频流是完全嵌入的。实验结果表明该方法能够快速的高效的压缩视频图像, 是一种很有潜力的视频压缩编码方法。 相似文献
66.
网格编调制(TCM)是一种先进的纠错编码方案。用网格编码8PSK系统代替目前广泛使用的QPSK系统,可在不扩展占用带宽的前提下获得可观的编码增益。文章主要研究了在加性白高斯噪声(AWGN)干扰环境下,网格编码8PSK系统中最佳码的设计问题。首先对G.Ungerboeck和S.S.Pietrobon的结果进行了验证,在此基础上修正了“最佳码”的搜索规则,在2维和6维时,分别发现了一些距离参数更优的码。所得结果对TCM系统的设计提供了更多的直接依据。 相似文献
67.
68.
刘丹阳王志有夏国江孙雪峰宫长辉王洋 《遥测遥控》2019,(6):22-27
为满足未来遥测系统高码速率且可靠传输的要求,将空时编码与SOQPSK-TG技术联合调制,通过使用正余弦波形查表法及基于预编码特性的累积相位映射简化来设计结构,设计一种ALAMOUTI空时码与SOQPSK-TG编码调制的FPGA实现方案。在FPGA硬件平台测试结果验证SOQPSK-TG体制相比传统遥测调制体制具有更高的频带利用率,并且基于空间分集技术的空时编码并不会对SOQPSK-TG信号频谱产生影响,具有抗信道衰落能力的空时编码在未来遥测系统有一定应用价值。 相似文献
69.
为了满足在一个系统中使用多码率低密度奇偶校验(LDPC)码字的需求,设计了一个多码率准循环LDPC(QC LDPC)码编码器;按照功能,将编码器分成输入缓存单元(ISU)、生成矩阵存储单元(GMSU)、矩阵乘法运算单元(MMU)以及输出缓存单元(OSU)4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4, 0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列(FPGA)EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5 339个逻辑单元,占FPGA总逻辑单元的7%,耗费439 296比特的存储器资源,占FPGA总存储器资源的6%。 相似文献
70.
RS码的时域编码频域译码技术 总被引:1,自引:0,他引:1
董昌孝 《西安航空技术高等专科学校学报》2008,26(5):48-49
通过对于RS码的时域编码/频域译码的算法进行分析,找到了它们的不同之处及转换方法,得出了时域编码/频域译码的混合编译码方法,提高了运算速度和纠错能力。 相似文献