数控系统内置式PLC的FPGA实现方法

提出了一种用FPGA实现数控系统内置式PLC的方法.通过在FPGA内部实现PLC逻辑,并提供能够编译PLC指令的编译器,实现了数控系统对通用PLC编程语言的支持.所述方法在基于ARM FPGA的数控系统上得到了实现.     

加速器切线照相技术研究

根据工作实践研究了固体发动机切线照相无损检测中黑度分布、散射线防治、象质计使用、检测概率计算、脱粘临界值确定等技术问题.     

距离一速度同步拖引干扰的数字实现方法

距离-速度同步拖引干扰是对抗PD雷达的有效方法.讨论基于正交双通道DRFM的距离-速度同步拖引干扰的数字实现方法,设计了一种干扰控制器的FPGA实现方案,并给出两个核心模块(延时模块、移频模块)的具体设计.最后给出了仿真分析结果.     

基于FPGA高效实现FIR滤波器的研究

文章对FPGA中FIR滤波器的高效实现进行了研究。介绍了流水线技术的原理和应用,比较了整数的CSD表示和根据FPGA结构加以改进的最优表示,提出了FIR滤波器高效实现的措施。最后以具体实例说明了这些措施的可行性和有效性。     

基于FPGA的数据接口电路设计

鉴于FPGA设计数字电路的多种优势,针对星上相机输出数据格式和地面采集系统接收数据格式不一致性,改变传统的设计方式,进行了基于FPGA的数据接口电路设计。文章描述了电路设计的基本原理、实现方案、时序仿真,并对电路设计中遇到的关键问题的解决进行了阐述。其中实现方案包括FPGA外围电路硬件设计和FPGA芯片内软件时序设计。     

某雷达数据处理机时序控制模块的设计与实现

时序控制模块做为某雷达数据处理机的核心模块，为雷达整机提供各种定时信号，同时还提供与TV显示处理机、指挥仪、敌我识别器等的交联信号．文章详细介绍了采用超大规模集成电路设计时序控制模块的方法．     

一种新型数字高精度伪码快速捕获延迟锁定环的设计与实现

介绍了一种新型全并行快速捕获延迟锁定环的设计与FPGA实现,捕获时间小于等于一个伪码周期,抗干扰容限大于80 dB。此快速捕获延迟锁定环实现127路全并行捕获和高精度跟踪,仅需存储130个PN码表,相对于其他并行捕获延迟锁定环或串并结合的环路,存储量约小2/3,并具有较高捕获精度。     

符合CCSDS标准的RS(255,223)码译码器的FPGA实现及其性能测试

RS（Reed-Solomon)码是差错控制领域中一种性能优异的非二进制分组循环码，由于它具有很强的随机错误和突发错误的纠错能力，被CCSDS，NASA，ESA等空间组织接受，广泛应用于深空探测中．本文采用改进的Berlekamp算法，用FPGA实现了符合CCSDS标准的RS(255，223)码译码器；介绍了该译码器的实现流程、性能测试方法和基于PCI总线接口的测试平台；给出了测试结果，并且对理论上RS(255，223)译码器的误码性能与实际测试的误码率结果进行了比较和分析．验证结果证明该译码器能工作在400Mbps以上的码率，使用FPGA资源180000门，译码效果与理论上译码效果一致．     

基于FPGA的高准确度数字频率信号源设计

介绍了直接数字频率合成技术的实现方法,分析了其优越的技术特性。根据其特性,利用FPGA设计了高准确度的数字频率信号源。仿真结果表明,与传统的信号源相比,使用该方法实现的信号源,其信号种类多,准确度高,满足测试设备数字化、软件化的趋势。     

FPGA设计中的亚稳态问题及其预防方法研究

由于在复杂FPGA（Field Programmable Gate Array,现场可编程门阵列）设计中存在跨时钟域,通常会产生亚稳态现象.为有效地预防和解决该问题,分析FPGA设计中亚稳态的产生机理及其对数字信号处理系统的影响.根据不同的信号同步类型,针对单比特电平信号、脉冲信号和边沿信号,分别给出基于触发器级联的跨时钟域信号同步方法;针对并行信号,提出基于异步FIFO （First In First Out,先进先出队列）和握手协议的跨时钟域同步方法;并通过仿真手段分析信号同步方法的有效性及其适用范围.结果表明：这些方法能够正确有效地完成跨时钟域信号同步,预防可能出现的亚稳态问题,从而提高复杂FPGA设计的可靠性和稳定性.