微小卫星热控系统的研究现状及发展趋势

文章针对微小航天器研究现状和发展需求给热控系统设计带来的难点和挑战,从传热学和控制学两个角度,对近年来微小卫星热控领域出现的先进的热量收集、传输和排放装置展开论述;追踪了国内外学者提出的热控发展新的理论和方案。总之,开展各种智能、灵巧的航天器热控部件研究及针对高性能传热装置的控制策略研究是由微小卫星的结构布局和任务特点所决定的必然要求和发展趋势。     

基于FPGA的可变尺寸块运动估计高效结构

针对可变尺寸块运动估计(VBSME,Variable Block-Size Motion Estimation)的硬件结构在现场可编程门阵列(FPGA, Field Programmable Gate Array)上实现时消耗资源多且速度慢的问题,提出了一种面积和速度优化的VBSME硬件结构.其中,绝对差累加和(SAD,Sum of Absolute Differences)的计算采用基于随机存储器(RAM,Random Access Memory)的累加计算方式,比基于寄存器合并的方式节省了面积并增加了速度;通过采用脉动比较链而非总线结构,增强了多个SAD值的比较能力,并能高效地实现对部分差排除算法(PDE,Partial Difference Elimination)的支持.基于Virtex-II型FPGA器件,本结构消耗了2261个slice,时钟频率达到164MHz,在搜索窗口为16×16时可实时处理标清格式的视频.与同类设计相比,设计的面积可减少77%,速度增加218%,FPGA的硬件效率显著提升.     

导弹飞控系统可靠性仿真研究

提出了在几种主要因素影响下进行飞控系统性能和可靠性一体化分析的方法。建立了风、结构误差(包括弹体质量分布不对称、弹体不同轴、翼面安装角误差和舵面机械零位误差)、推力偏心和硬件故障等因素的扰动模型,给出了可靠性仿真的方法、实施步骤、具体算法流程和相关可靠性指标的计算公式。以某型导弹飞控系统作为案例,进行了大量仿真,分析了风等因素对该系统可靠性的影响。通过算例证明,所建立的扰动模型和可靠性分析方法是正确的。     

仿生硬件及其进展

文章详细介绍了仿生硬件的概念、主要特征及用途 ,阐述了仿生硬件的进化原理及实现思想 ,重点分析了仿生硬件的关键技术———可进化硬件电路、硬件进化方法 ,并总结了研究状况与最新进展 ,讨论了需要解决的核心难点问题及其解决思路 ,最后指出了仿生硬件的研究方向及发展前景。     

动态故障树分析方法在软、硬件容错计算机系统中的应用

结合几个动态逻辑门及其向Markov状态转移链的转化,介绍了一种新的动态故障树建模分析方法,用来解决不可修系统中对动态时序特性的建模困难问题。并给出了一个具体的例子,应用这种方法对其进行分析。分析结果表明,软、硬件容错技术在计算机系统中的应用,可以显著提高系统的可靠性。     

月球探测任务测控系统总体设计技术研究

我国的探月工程采用"绕、落、回"三步走发展战略,测控系统作为工程五大系统之一,通过探月工程建成了全球布站的深空测控网和18 m测控网,并圆满完成了历次任务对探测器的测控,在任务分析与设计、测定轨和链路设计等方面积累了大量实战经验。本文以嫦娥四号中继星和探测器两次发射任务为例,系统梳理了我国深空测控网和18 m测控网现状;根据任务需求,从测控覆盖、链路性能、测定轨精度和日凌影响等方面对测控任务实施能力进行了详细分析。以此为基础,对多目标测控、轨道测量和日凌期间的测控方案进行了系统设计。通过对任务期间获取的实测数据进行全面分析,总结了测控实施情况,并对后续工作提出了建议,以期为我国后续月球和深空探测测控通信任务设计提供借鉴。     

基于最小二乘法和硬件在环平台的永磁同步电机参数辨识

针对永磁同步电机多个参数同时辨识时会出现欠秩的情况,介绍了在dq坐标系下采用最小二乘法将多个参数分开辨识的方法。在硬件在环平台上采用该方法对电阻、电感和磁链进行了辨识。最后进一步考虑到电阻和磁链受温度的影响较大,进行了考虑温升的电阻和磁链的辨识。经验证,该方法可以比较准确地辨识出电机参数。     

机载超轻量化卷积神经网络加速器设计

卷积神经网络庞大的权重参数和复杂的网络层结构,使其计算复杂度过高,所需的计算资源和存储资源也随着网络层数的增加而快速增长,难以在资源和功耗有严苛要求的机载嵌入式计算系统中部署,制约了机载嵌入式计算系统朝着高智能化发展。针对资源受限的机载嵌入式计算系统对超轻量化智能计算的需求,提出一套全流程的卷积神经网络模型优化加速方法,在对算法模型进行超轻量化处理后,通过组合加速算子搭建卷积神经网络加速器,并基于FPGA开展网络模型推理过程的功能验证。结果证明：本文搭建的加速器能够显著降低硬件资源占用率,获得良好的算法加速比,对机载嵌入式智能计算系统设计具有重要意义。     

一种准循环低密度校验码部分并行编码结构设计

为了满足在一个系统中使用多码率低密度奇偶校验（LDPC）码字的需求,设计了一个多码率准循环LDPC（QC LDPC）码编码器;按照功能,将编码器分成输入缓存单元（ISU）、生成矩阵存储单元（GMSU）、矩阵乘法运算单元（MMU）以及输出缓存单元（OSU）4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4, 0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列（FPGA）EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5 339个逻辑单元,占FPGA总逻辑单元的7%,耗费439 296比特的存储器资源,占FPGA总存储器资源的6%。     

X射线脉冲星导航硬件脉冲轮廓累积研究

为了在X射线脉冲星地面实验系统仿真源模拟产生X射线的基础上,能够快速稳定地得到脉冲轮廓,采用硬件历元叠加的方法获得脉冲轮廓。研究了用硬件实现历元叠加及其数据整合的算法,该算法首先在MATLAB现场可编程逻辑阵列(FPGA)中实现,再通过MATLAB硬件描述语言(HDL)代码生成模块把算法转换成HDL,经编译后获得配置硬件的Bit文件,最终在开发板FPGA上实现数据处理的硬件模块。一段时间内的光子到达时间数据通过MATLAB算法得到的脉冲轮廓数据与通过硬件模块处理后得到的数据结果存在误差,在单个时间窗口内误差最大值为2个光子数,误差平均值占光子数统计平均值的0.084%;两组统计的脉冲轮廓数据中不同数据占总数据个数的9.481%,这样的误差不影响后端模拟导航模块的导航。利用硬件实现的历元叠加及其数据整合模块具有处理速度快、设备紧凑、功耗低的特点,为航天器利用X射线脉冲星导航提供了一种可行的硬件数据处理技术上的支持。