全文获取类型
收费全文 | 103篇 |
免费 | 17篇 |
国内免费 | 14篇 |
专业分类
航空 | 50篇 |
航天技术 | 35篇 |
综合类 | 14篇 |
航天 | 35篇 |
出版年
2024年 | 1篇 |
2023年 | 3篇 |
2022年 | 4篇 |
2021年 | 2篇 |
2020年 | 6篇 |
2019年 | 10篇 |
2018年 | 4篇 |
2017年 | 2篇 |
2016年 | 4篇 |
2015年 | 3篇 |
2014年 | 4篇 |
2013年 | 9篇 |
2012年 | 6篇 |
2011年 | 4篇 |
2010年 | 14篇 |
2009年 | 6篇 |
2008年 | 3篇 |
2007年 | 10篇 |
2006年 | 11篇 |
2005年 | 10篇 |
2004年 | 6篇 |
2003年 | 1篇 |
2002年 | 4篇 |
2000年 | 4篇 |
1997年 | 1篇 |
1995年 | 1篇 |
1994年 | 1篇 |
排序方式: 共有134条查询结果,搜索用时 15 毫秒
61.
62.
多码率RS码部分并行译码结构设计 总被引:1,自引:0,他引:1
为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和. 相似文献
63.
随着航空运输业的快速发展,日益增长的空中运输需求对机场运行效率提出了更高的要求。在分析场面运行机理的基础上,建立以滑行道调度模型为上层模型,以停机位再指派模型为下层模型的双层规划模型并设计遗传算法求解。以中国某大型机场实际运行数据为例,对所建模型进行仿真验证。结果表明:相比于先进行停机位指派再进行滑行道调度的人工调度策略,该双层规划策略中停机位扰动值下降26.3%,平均滑行时间下降24.79%,滑行道系统与停机位系统运行的效率均有提高,本文联合调度策略进一步提高了场面运行效率,可为机场实际运行提供理论指导。 相似文献
65.
为了实现高效的抗故障注入攻击,提出了一种混合粒度奇偶校验故障注入检测方法。传统奇偶校验检测方法为每n 比特设置一个奇偶位,表示该n 比特的奇偶性。随着n 的减小,奇偶位个数增加,资源消耗增加,检测率提高。为了实现故障检测率和资源消耗的折中,对电路故障注入敏感部分或关键部分处理的数据采用细粒度奇偶校验(即n 值较小),对其他部分采用粗粒度奇偶校验。以RC5加密算法为例,阐述了混合粒度奇偶校验故障检测方法的原理和应用,并对不同粒度奇偶校验方法的故障检测率及资源使用进行了理论分析。实验结果表明,与整个RC5电路都采用字(n =32 bit)奇偶校验相比,混合粒度奇偶校验故障注入检测方法可以提高故障检测率29.44%,仅增加资源消耗2.48%。 相似文献
66.
基于双分拣中心建立最小化不同紧急程度货物的影响下飞机滑行时间和机下运输至分拣系统时间、最大化货运航班类型和停机位类型的匹配程度以及跑道鲁棒性的多目标优化模型,采用线性加权法对目标函数进行赋值,综合分析不同权重下的分配结果并得到最优方案。借助CPLEX Studio IDE 12.8.0软件,以鄂州机场为实例进行求解,实验结果表明,相比于贪婪启发式方法,本文提出的模型得到的分配方案使得飞机滑行时间减少17.90%,货物运输时间减少6.96%,机位类型利用率提升21.21%,跑道使用完全均衡,因此提高了枢纽机场过站时效,运行保障效率有明显提升,可用于货运枢纽机场的实际运营。 相似文献
67.
合理且高效的停机位分配方案是提高机场运营效益的重要手段之一。通过对航班占用停机位特性的分析,以旅客步行距离最短和停机位空闲时间均衡为目标函数建立优化模型,设计一种基于遗传算法与PSO算法相结合的混合粒子群算法对其求解,最后运用试验数据来说明该算法求解停机位分配问题的可行性。 相似文献
68.
69.
70.
对于工作在高动态环境下的扩频接收机,在基于数字匹配滤波器的基础上,提出了一种高折叠倍数匹配滤波器和FFT相结合的捕获方法,将传统的基于信号载波频率和码相位的二维搜索过程变为基于码相位的一维搜索过程.给出了32折叠匹配滤波器在FPGA中的实现框架,通过对折叠倍数和占用系统资源的关系的仿真,可以看出,折叠倍数越大,占用系统资源越少.当输入信号的信噪比在-20 dB时,比传统采用二维搜索捕获方法的捕获速度有很大的提高.由于该方法具有捕获速度快和占用系统资源少的特点,经实际验证适用于高动态环境下的快速码捕获. 相似文献