High Hardware Utilization and Low Memory Block Requirement Decoding of QC-LDPC Codes

This paper presents a simple yet effective decoding for general quasi-cyclic low-density parity-check (QC-LDPC) codes, which not only achieves high hardware utility efficiency (HUE), but also brings about great memory block reduction without any performance degradation. The main idea is to split the check matrix into several row blocks, then to perform the improved message passing computations sequentially block by block. As the decoding algorithm improves, the sequential tie between the two-phase computations is broken, so that the two-phase computations can be overlapped which bring in high HUE. Two overlapping schemes are also presented, each of which suits a different situation. In addition, an efficient memory arrangement scheme is proposed to reduce the great memory block requirement of the LDPC decoder. As an example, for the 0.4 rate LDPC code selected from Chinese Digital TV Terrestrial Broadcasting (DTTB), our decoding saves over 80% memory blocks compared with the conventional decoding, and the decoder achieves 0.97 HUE. Finally, the 0.4 rate LDPC decoder is implemented on an FPGA device EP2S30 (speed grade -5). Using 8 row processing units, the decoder can achieve a maximum net throughput of 28.5 Mbps at 20 iterations.     

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.      

基于非正交码的波束形成网络幅相测试方法

针对目前数字波束形成网络幅相一致性测试系统中扩频码受限于正交码的问题,提出了一种基于非正交码的数字波束形成网络幅相测试方法。基于非正交码的幅相测试精度受多址干扰影响,提出了使用解相关算法提高幅相测试精度的方法,该方法以噪声略有增加为代价消除了多址干扰。理论分析给出了幅相测试的理论下界,并分析了系统误差、通道间耦合对幅相测试精度的影响。仿真结果显示,当采用非正交码时,测试设备不使用解相关算法无法达到预设的精度要求;使用解相关算法后,基于非正交码的幅相测试可以达到理论下界,在带内信噪比为10dB条件下,幅相测试精度为±01dB/1°,可以满足实际系统需求。     

微弱GPS信号捕获算法研究

为了快速有效地检测到微弱的GPSC/A码信号,研究一种基于软件接收机的信号捕获算法,分析此算法的信号捕获性能。这种算法利用FFT和IFFT技术加快了捕获速度;针对预检测求和间隔里有可能包括数据位改变,讨论了交替的半个数据位选取方案和整个数据位选取方案两种解决方案。通过仿真分析证明,这种信号捕获算法具有更强的信号检测能力。     

Turbo乘积码技术及其FPGA实现

介绍Turbo乘积码的基本概念,对chase译码算法、硬判决码字的可靠性计算、串行和并行迭代译码算法及其FPGA硬件描述语言的实现作了介绍和仿真,给出了仿真的译码性能曲线。     

面向火星临近空间的分布式中继纠删编码机制研究

火星探测极远的通信距离以及行星遮挡,使得探测车与地面站的通信需要构建火星临近空间网络传输信息。为保证数据传输的可靠性并提高传输效率,重点研究基于分布式前向纠删编码的多个火星探测车通过中继轨道器向地面站传输的场景。考虑探测节点的周期性加入和退出的特性,设计了源节点使用弱鲁棒孤波LT码,中继随机转发/异或的中继随机决策编码方案,并推导了转发概率的理论最优值。仿真验证了新方案与已有的分布式喷泉方案相比,降低了约50%的信源编码开销,并通过复杂度与译码冗余的折衷,达到了99.9%的译码成功率。     

一种用于数字电视系统中的Turbo-TCM方法

给出了适合数字电视系统是信道纠错码中的内码编码速率可变这一特点的一种Turbo-TCM(Turbo Trellis Coded Modulation)方法,同时给出了解调译码方法.所提出了这种Turbo-TCM方法,是基于一种简单的编码速率是1/3的二进制Turbo码,通过打孔剔除而获得更高速率的方法.在各种编码速率和调制方式下进行了仿真.从仿真结果可以看出这种Turbo-TCM方法较原欧洲数字电视标准中的卷积码TCM方法(ETSI EN 300 744)有1~3 dB的编码增益.      

一种新的DBL-CDMA扩频码

构造了特殊的复数扩展矩阵,将基本松同步码(LS,Loose Synchronous)和复数扩展矩阵进行克罗内克积,设计出一种道本实验室码分多址(DBL-CDMA,Dan Ben Lab Code Division Multiple Access)互补分组地址码.分析了该地址码的自相关和互相关特性,以及该地址码的实现方法.分析结果表明,相对于基本LS码,在和基本LS码码长一致下,DBL-CDMA互补地址码增加了零相关窗口宽度、可用的码字数量和理想互补码的个数.该地址组码码字的自相关和组内码字间的互相关值仅在几个时间偏移处有附峰.理论推导与仿真结果相符.      

异步双卫星MIMO系统中的空时编码方案

双卫星多输入多输出（MIMO,Multiple-Input Multiple-Output）系统中不同路径间传播时延的差异会造成接收信号不同步。针对该系统中接收信号不同步问题,提出一种时间反转全码率全分集空时编码方案。该方案中对发送的符号序列进行空时编码后,利用交织改变符号向量发送的时间顺序并对发送数据进行分组。将其中一组数据进行时间反转并插入保护间隔,使接收机在信号不同步的情况下仍然能够获得全码率和全分集增益,同时保留低复杂度最优译码算法的适用性。仿真结果表明,与传统方案相比,提出的空时编码方案能够获得最优的性能。另外,系统采用高阶调制方式或信道条件较差时,该方案的性能增益更大。     

稀疏生成矩阵的低编码复杂度非正规LDPC码性能

提出了一种新的基于稀疏生成矩阵的高性能非正规LDPC码的构造方法,并研究了其性能。与传统的由校验矩阵定义的LDPC码相比,在相同的译码复杂度前提下,非正规LDPC码的编码复杂度更低。模拟结果显示,在加性高斯白噪声信道下,非正规LDPC码的性能要显著优于传统LDPC码。