机载高分辨率遥感图像实时压缩系统研究

介绍了图像压缩系统的5种主要架构,分析、比较了这5种架构的优缺点。基于现场可编程门阵列(FPGA)的图像压缩系统架构,提出了一种适合机载应用的高分辨率遥感图像实时压缩系统,该系统具有体积小、功耗低的特点。另外,还针对JPEG-LS(JPEG-Lossless)算法的特点,提出了一种简单有效的位率控制和抗误码方法,并在基于VIRTEX-ⅡFPGA的实时压缩系统中进行了具体应用,实现了机载遥感图像的无损和近无损图像实时压缩。该系统预留了充分的硬件资源,可支持EZW和SPIHT等复杂度较高的高倍率图像压缩算法的应用。     

一种混合粒度奇偶校验故障注入检测方法

为了实现高效的抗故障注入攻击,提出了一种混合粒度奇偶校验故障注入检测方法。传统奇偶校验检测方法为每n比特设置一个奇偶位,表示该n比特的奇偶性。随着n的减小,奇偶位个数增加,资源消耗增加,检测率提高。为了实现故障检测率和资源消耗的折中,对电路故障注入敏感部分或关键部分处理的数据采用细粒度奇偶校验（即n值较小）,对其他部分采用粗粒度奇偶校验。以RC5加密算法为例,阐述了混合粒度奇偶校验故障检测方法的原理和应用,并对不同粒度奇偶校验方法的故障检测率及资源使用进行了理论分析。实验结果表明,与整个RC5电路都采用字（n=32 bit）奇偶校验相比,混合粒度奇偶校验故障注入检测方法可以提高故障检测率29.44%,仅增加资源消耗2.48%。      

Multi-objective evolutionary design of selective triple modular redundancy systems against SEUs

To improve the reliability of spaceborne electronic systems,a fault-tolerant strategy of selective triple modular redundancy(STMR)based on multi-objective optimization and evolvable hardware(EHW)against single-event upsets(SEUs)for circuits implemented on field programmable gate arrays(FPGAs)based on static random access memory(SRAM)is presented in this paper.Various topologies of circuit with the same functionality are evolved using EHW firstly.Then the SEU-sensitive gates of each circuit are identified using signal probabilities of all the lines in it,and each circuit is hardened against SEUs by selectively applying triple modular redundancy(TMR)to these SEU-sensitive gates.Afterward,each circuit hardened has been evaluated by SEU Simulation,and the multi-objective optimization technology is introduced to optimize the area overhead and the number of functional errors of all the circuits.The proposed fault-tolerant strategy is tested on four circuits from microelectronics center of North Carolina(MCNC)benchmark suite.The experimental results show that it can generate innovative trade-off solutions to compromise between hardware resource consumption and system reliability.The maximum savings in the area overhead of the STMR circuit over the full TMR design is 58%with the same SEU immunity.     

多码率RS码部分并行译码结构设计

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.     

纯方位二维目标跟踪的航迹起始算法

 针对传统航迹起始算法在纯方位目标定位和跟踪系统应用中存在的弊端,提出了一种完全基于角度量测的快速航迹起始算法。该方法通过深入分析目标在角度坐标下的运动特性,给出了全新的关联门构造方法。该波门技术有效提高了纯方位二维目标真实量测的确认效率,极大限制了虚假航迹随密集杂波的扩张。利用此波门,通过基于逻辑的方法对仅有角度量测的目标航迹进行扩展。该方法有效地解决了角度坐标系下机动目标的航迹起始分辨率下降的问题,为基于单个被动传感器纯方位跟踪系统进行快速、准确的航迹起始提供了新的思路。仿真结果及实际应用表明了此算法的有效性和实用性。     

CABAC算术编码器硬件优化实现

为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.     

机场飞行区资源调度问题研究(三)：研究热点与挑战

全球航空运输需求的持续和迅猛增长,使得诸多大型繁忙机场正面临高频次飞行冲突、大范围空域拥堵、大面积航班延误等一系列严峻问题。本文聚焦飞行区资源调度的研究热点与挑战问题,为机场飞行区资源调度问题研究系列之三。从多维视角对飞行区资源调度问题进行详细分类,梳理近几年在容量预测、跑道配置、态势感知、空地调度、性能权衡等方面的研究热点,并对该领域目前面临的主要挑战进行综合分析。研究成果旨在为机场运行管理理论与应用的可持续发展提供科学指引。     

基于运行保障效率的货运航班停机位分配

基于双分拣中心建立最小化不同紧急程度货物的影响下飞机滑行时间和机下运输至分拣系统时间、最大化货运航班类型和停机位类型的匹配程度以及跑道鲁棒性的多目标优化模型,采用线性加权法对目标函数进行赋值,综合分析不同权重下的分配结果并得到最优方案。借助CPLEX Studio IDE 12.8.0软件,以鄂州机场为实例进行求解,实验结果表明,相比于贪婪启发式方法,本文提出的模型得到的分配方案使得飞机滑行时间减少17.90%,货物运输时间减少6.96%,机位类型利用率提升21.21%,跑道使用完全均衡,因此提高了枢纽机场过站时效,运行保障效率有明显提升,可用于货运枢纽机场的实际运营。