基于Nios的单芯片GPS时钟分发系统

GPS时钟对于航空、通讯等领域系统时间同步具有重要意义．本设计实现了一种Altera公司新近推出的Nios技术,即只使用一个芯片实现GPS接收、转换、分发以及串口扩展功能的GPS时钟分发系统,而且很好地解决了系统时间与GPS时间的一致性问题．该系统集成度高,守时精确,不仅加快了开发周期,而且还达到了最佳的性价比．     

树/栅格波形压缩系统的设计方法

本文介绍一种用于低比特率(1比特/样本)的波形压缩系统的设计方法。根据树/栅格编码原理,着重探讨了寻求最优字母表的迭代原理。根据计算机模拟结果,得出了对无记忆信源、相关信源的压缩性能,从而证明了:向量量化压缩方法比传统的预测变换压缩算法有独到的优越性。     

基于SOVA的并行级联空时格码的译码算法

并行级联空时格码调制(Turbo—STCM)将并行迭代译码结构(Turbo)应用于空时编码，可以极大地提高空时格码的编码增益。本基于一种改进的(Soft—output Viterbi a1gorithm，SOVA)译码算法，提出了针对Turbo—STCM的并行迭代译码方案。仿真结果表明，在保持分集增益的前提下，Turbo—STCM和原始的空时格码调制相比，编码增益有了极大的提高．同时采用该SOVA算法译码复杂度低，速度快，更利于实际系统的开发实现．     

串行级联卷积码的设计与分析

在一定信噪比条件下串行级联卷积码能达到比Turbo码更好的误比特率性能．本文首先分析串行级联卷积码性的误比特率性能限,然后根据串行级联卷积码的结构分析其各个关键参数的设计,最后给出串行级联卷积码的设计准则。     

基于ZYNQ的IRIG-B(DC)码设计与实现

通过对现有的IRIG-B(DC)码授时设备的调查研究发现,有的采用CPLD+AVR MCU实现方案,有的采用FPGA+DSP实现方案,芯片间连线较多,且PCB布线复杂.因此提出了采用ZYNQ器件实现IRIG-B(DC)码,数据交互主要在芯片内部实现,避免了芯片间较多连线,PCB设计简单,面积较小,有利于整机小型化设计....     

基于图象处理的QR码识别

随着智能手机技术的发展和二维码技术的推广,QR码的手机识别技术的应用越来越广泛.根据QR条码图像符号的特殊性,针对QR码识别过程中手机图像采集的实际情况,应用并改进多种图像处理的方法,用C语言实现了对QR条码的译码,取得了良好的效果.     

基于Monte Carlor法的随机码性能研究

介绍了随机序列产生的一般方法以及基于Monte Carlor法的引信随机码产生方案;研究了该方法产生随机二相码的原理;通过仿真,验证了产生随机码的随机性;分析了产生随机二相码的统计特性。仿真结果表明,该方案可以作为随机码引信的随机码产生器产生所需要的随机二相码。     

高码速率QPSK解调器的设计

对目前通信中急需的高码速率传输设备进行了研究,首先分析了硬判决环的工作原理和设计方法,并且以此算法为基础在硬件上实现了高达百兆QPSK解调器的设计.整个硬判决环的算法设计是基于Altera公司的QuartusII开发平台,并在CycloneII系列FPGA中实现.用FPGA实现硬判决算法具有体积小、功耗低、集成度高、可软件升级、扰干扰能力强的特点,符合未来通信技术发展的方向.而整套其它外围模块包括解调芯片、AD芯片、DA芯片、RF合成器等都是采用的非常高端的芯片来实现的.     

检错码的对偶定理

自动请求重传(ARQ)方法已经在许多数字通信系统特别是通信网中获得了广泛的应用。在ARQ系统中,分组码的不可检错误概率是决定系统性能的重要参数,因此研究各种线性分组码的不可检错误概率显得非常重要。在本文中,不可检错误概率满足上限q~(-(m-k))的q进制线性分组码被定义为检错好码。笔者证明了关于检错码的一个对偶定理,即GF(q)上(n,k)线性分组码为检错好码的充要条件是其对偶码也是检错好码。对偶定理表明,可以从一个线性分组码的对偶码研究它的检错能力,本文用这个定理得到了关于检错码的一系列新的结论。     

一种新型的PCM帧同步检出方法

文中提出一种采用单片机提取帧同步的智能化小型PCM帧同步器的设计方案,其最大特点是充分利用单片机的数据处理能力和通讯、控制功能,帧同步的提取工作全部由软件完成,实现了智能化和小型化,并采用帧码相关的先行处理方式,提高运算速度。文中阐述了应用软件提取帧同步的设计思想,对其软硬件进行了简单的介绍。