无人作战飞机自主控制分级递阶控制结构

把智能控制领域的分级递阶控制结构应用于无人作战飞机(UAV)自主控制的结构设计,根据"精度随智能降低而提高(IPDI)"的原则,把该控制系统分为3个层次:执行级、协调级和组织级。执行级完成高精度的局部控制任务;协调级产生航迹及导航信号,并对子系统的工作进行协调;组织级提供决策支持。提出了通过内外回路的方法来实现整个控制系统的硬件。根据每一级的功能需求,提炼出在多任务模式下各级的关键技术,进行了模块化分解,并分析了它们之间的逻辑关系。重点阐述了协调级和组织级的约束条件及实现过程。     

航天器反作用轮扰动建模及参数辨识

为预测反作用轮微振动对航天器产生的影响,提出了一种改进的扰动模型.由于共振造成的扰动放大是反作用轮扰动对卫星姿态精度的最重要影响,改进模型通过引入放大系数体现结构固有频率对扰动的影响.鉴于改进模型的非线性特性,应用模拟退火遗传算法对改进模型进行了参数辨识.设计刚性六分量力测试平台对反作用轮扰动进行测试,并利用实测数据对改进模型及参数辨识结果进行验证.验证结果表明:改进模型准确地反映了反作用轮的扰动特点,模拟退火遗传算法可以提高参数辨识的精度.     

新型Σ-Δ多通道动态测试分析系统研究与实现

 动态测试与分析系统需要动态范围（DRN）大、信噪比（SNR）高,传统方法实现复杂且成本高。本文分析了Σ-Δ调制的动态特性,提出基于Σ-Δ ADC(模-数转换器)ADS1271,Σ-Δ DAC（数-模转换器）AIC23及浮点数字信号处理器（DSP）芯片TMS320C6713的新型高精度动态测试与分析系统,实现了多通道实时动态测试与分析,系统具有24位采集精度,8通道可级联基本模块,实时频率细化FFT（Zoom-FFT）、功率谱密度（PSD）等分析功能, 正弦、瞬态扫频、随机和冲击响应谱等信号源功能以及高速USB2.0数据传输功能。系统用于振动、冲击、噪声工程等测试与分析系统,可取代国外最新产品。     

Alfvén Waves in the Solar Atmosphere

Alfvén waves are considered to be viable transporters of the non-thermal energy required to heat the Sun’s quiescent atmosphere. An abundance of recent observations, from state-of-the-art facilities, have reported the existence of Alfvén waves in a range of chromospheric and coronal structures. Here, we review the progress made in disentangling the characteristics of transverse kink and torsional linear magnetohydrodynamic (MHD) waves. We outline the simple, yet powerful theory describing their basic properties in (non-)uniform magnetic structures, which closely resemble the building blocks of the real solar atmosphere.     

先进教练机三维工艺设计平台架构研究

沦述了航空制造业中数字化工艺设计的发展现状,分析了在三维业务需求下．当前教练机工艺设计系统所存在的问题及技术差距,并在此基础上提出了基于先进教练机平台的三维工艺设计集成系统总体构架技术方案,阐述了三维工艺设计支撑环境的构建,构建了基于数字量传递的三维工艺设计过程模型及三维工艺集成平台系统软件总体应用架构,对三维工艺设计数据库也进行了说明。     

递推阻尼最小二乘及其在INS/双星组合中应用

由于双星系统的误差模型未知,且稳定性较差,采用Kalman滤波实现惯导(INS)/双星组合导航时,其滤波特性较差;而此时最小二乘法是实际工程应用中常用的方法,但易产生参数爆发现象.因此,提出了一种基于多输入-多输出(MI-MO)系统的递推阻尼最小二乘法,并将其应用到INS/双星组合导航系统中.仿真结果表明,利用递推阻尼最小二乘法能达到和递推最小二乘法同样的精度,且能明显抑制参数爆发现象.      

一种准循环低密度校验码部分并行编码结构设计

为了满足在一个系统中使用多码率低密度奇偶校验（LDPC）码字的需求,设计了一个多码率准循环LDPC（QC LDPC）码编码器;按照功能,将编码器分成输入缓存单元（ISU）、生成矩阵存储单元（GMSU）、矩阵乘法运算单元（MMU）以及输出缓存单元（OSU）4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4, 0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列（FPGA）EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5 339个逻辑单元,占FPGA总逻辑单元的7%,耗费439 296比特的存储器资源,占FPGA总存储器资源的6%。