扰动发生器对DDS相位截断杂散的抑制

为了减少DDS相位截断误差引起的杂散,文章介绍了一种通过加入满足一定统计特性的扰动信号来打破误差信号序列周期性的方法。在Simulink环境下,建立了DDS的动态仿真模型,分析加入了D触发器、m序列发生器和GOLD序列发生器对相位截断杂散的抑制程度,并在实验的基础上系统地分析了仿真结果,为研究和设计直接数字频率合成系统提供了理论和实验基础。     

DDS PLL电路中的频率规划

对DDS PLL电路中杂散的产生机理进行简要分析,在此基础上对系统进行频率规划,仔细设置DDS参考、DDS输出、混频器输入等处信号的频率。实验表明,文中所做的频率规划可以有效地降低输出信号的杂散,同时不影响系统其他性能。     

用于机载SAR的宽带线性调频源设计

采用“DDS＋混频＋倍频”方式,设计研制一种带宽为1200MHz的线性调频信号源,用于机载SAR。该设计在DDS信号产生部分运用高频率的外部时钟方式,获得了更好的杂散和噪声特性。在混频倍频环节,使用高本振混频器进行混频,抑制带内杂散,使用带通滤波器抑制带外杂散,取得了较好的杂散。实测结果表明,该信号源满足机载SAR的要求。     

锁相环中数字分频器对输出信号相位噪声和杂散的影响

基于对数字分频器混叠效应的分析,解释了锁相环相位噪声线形模型与一些实验 结果误差较大的原因。并通过对数字分频器的建模,得到了数字分频器输出信号相位噪声和 杂散的计算方法。实验证明这种方法的计算结果与实验结果相吻合。再以此修正锁相环相位 噪声线形模型,使锁相环输出信号的相位噪声和杂散的预测能够更加准确。     

高稳可变频率源的低杂散设计与实现

现代雷达电子对抗广泛使用DRFM 对雷达信号进行采样、存储与处理。传统频率合成技术无法同时满足高性能DRFM 对频率信号的稳定、低杂散、多路相参等指标要求。研究了频率源输出信号的抖动与杂散谐波对采样系统杂散性能的影响,结合传统频率合成技术,设计了基于FPGA和低噪声时钟抖动消除器的频率源电路,并对初级信号的谐波抑制设计了基于带通滤波器和微带滤波器的窄带滤波电路。最后,对系统的测试结果表明,本设计可输出多路频率范围为2．27～2600M Hz（分段）的频率信号,步进小于10kHz。信号相位噪声优于－95dBc／Hz ＠100kHz ,杂散抑制优于－60dBc。     

DDS性能分析及在跳频系统中的应用

介绍了数字频率合成器(DDS)的基本工作原理，分析了DDS杂散噪声来源及其抑制方法，并给出了一个基于DDS器件AD9852的跳频频率合成器设计方案。     

基于DDS/DSP Builder的多通道相位波形器的设计

本文基于DDS技术设计了一种用于超声相控发射电路的相位波形产生器,发射信号的波形、频率、相位等多项参数具有可调性,并且可以实现很高的相位延时分辨率。应用Altera公司推出的DSP Builder、Model-Sim和QuartusⅡ软件进行了仿真及部分硬件实现。     

直接频率合成器相位截断杂散的抑制方法研究

分析直接频率合成器相位截断误差引起杂散的原因,给出抑制杂散的方法。在一般杂散抑制方法的基础上,给出两种新的实现方案。一种是增加少量资源消耗,使得性能大幅提高;另一种则无需任何额外资源,但性能将微弱下降。仿真比较这两种新方案的性能,并分析其适用范围,对实际应用具有一定的指导意义。     

基于ADF4153的频率合成器设计

设计实现一种基于ADF4153的频率合成器,介绍该频率合成器的构成原理。结合测试结果对本频率合成器进行相位噪声性能分析和杂散分析,并提出相应的改善措施。利用软件仿真对环路的稳定性进行分析。测试及分析结果表明,本频率合成器相位噪声水平可达-96.59dBc@10kHz,杂散抑制大于45dBc,频率合成器环路工作稳定。     

直接数字频率合成器STEL-1175及其应用

介绍了STEL-1175 DDS芯片的性能及工作时序,以及和单片微机的接口电路和接口时序。实际测试表明,由STEL-1175构成的频率合成器杂散功率小于-70dB,频率分辨力小于0.02Hz。