RS码的时域编码频域译码技术

通过对于RS码的时域编码／频域译码的算法进行分析,找到了它们的不同之处及转换方法,得出了时域编码／频域译码的混合编译码方法,提高了运算速度和纠错能力。     

基于BP算法的LDPC码改进译码算法

目前,LDPC码的译码主要采用MacKay和Neal提出的BP(Belief-Propagation)迭代译码算法。但其水平步骤和垂直步骤的孤立使部分外信息在下一次迭代中才能对译码产生帮助。为了使这部分外信息得到更有效的利用,本文提出两种以外信息的传递路径为导向的改进BP算法,用于LDPC码的译码。模拟显示,在加性高斯白噪声信道下,本文提出的两种方法在译码复杂度的不变或基本不变的情况下,有效加速了迭代的收敛,得到了更好的译码性能。     

QAR译码技术研究与自动译码系统的建立

针对目前国内航空公司使用的译码软件每次只能手动译码一个QAR原始数据文件问题,从分析飞行数据储存方式入手,研究QAR数据译码原理。在此基础上,设计出一套QAR自动译码系统,并通过人工译码验证工程值转换逻辑设定的准确性,以及通过将系统自动译码后数据与现有译码软件运行结果比对的方式验证该系统的可靠性,为航空公司日常运营中基于QAR数据的飞机性能监控提供了保障。     

GF(q)域上的低密度校验(LDPC)码的译码及其在深空通信中的应用

低密度校验码是一类能有效逼近香农限的好码,而高进制的LDPC码具有比二进制LDPC码更好的性能,但其译码复杂度太高不利于工程应用。本文提出了一种基于协同优化算法的低复杂度的高进制LDPC码的译码算法,并讨论了其在深空通信中的应用。     

失谐叶盘结构的概率响应局部化特性

基于某典型叶盘结构的减缩有限元模型和Monte Carlo-响应面法数值计算,详细分析了几何参数失谐叶盘结构的概率响应局部化特性.给出了几何失谐叶盘结构的有限元建模及减缩方法,并通过定义响应放大因子对受迫响应的局部化程度进行定量描述,分别计算了不同形式的随机失谐和主动错频叶盘结构的概率局部化特性,讨论了失谐形式和失谐参数的影响规律等.研究表明,随着失谐程度的增加,失谐系统的响应水平及其分散程度都会有一个峰值存在.      

基于EXIT图的非规则LDPC码在RICE衰落信道下的优化

EXIT(Extrinsic Information Transfer)图是分析LDPC码译码收敛性的一个简单有用的工具,可以用于非规则LDPC码度分布的优化。本文介绍了EXIT图的基本原理,并将其应用于RICE衰落信道,修正了RICE信道中未知信道状态信息情况下比特节点译码器曲线计算公式,并给出了RICE信道下的度优化结果。仿真结果表明,这种方法易于实现,而且经过优化的LDPC码在衰落信道中同样获得良好的性能。     

Turbo码Log-MAP译码算法简化实现的研究

Log-MAP算法实现Turbo译码时,要用查表等方法进行修正项的近似计算。用误差传播理论推导出Log-MAP算法大规模集成电路实现时状态度量和对数似然值等的精度要求,明确了量化方案,并由此得出计算修正项所需要的精度由信道接收值量化精度决定。理论上解释了信道接收值量化间隔为0.25时,8级查表就可以满足译码精度要求;也解释了高信噪比条件下,由于量化误差的传播,修正项可以忽略不计,此时Max-Log-MAP算法与Log-MAP算法一样,也是最优译码算法。根据推导出的对修正项精度的要求,结合修正项函数值分布特点,提出用6级非均匀查表计算修正项的方法。该方法能达到16级查表精度,在实现上比8级均匀查表简单。计算机仿真证明了上述结论。     

一种限定虚警概率的PN码捕获自适应门限估计算法

提出了一种限定虚警概率的PN码捕获的自适应门限估计算法,首先在对判决变量的统计特性分析的基础上,计算出了判决门限的有偏估计量;然后分析了估计偏差对捕获系统检测概率和虚警概率的影响;最后,计算机仿真表明,在限定虚警概率的前提下,捕获系统在高斯白噪声信道和瑞利衰落信道下具有较高的检测概率,自适应门限的估计方法易于实现,且适合工程应用。     

大容量光通信系统中规则LDPC码的研究

为研究规则LDPC码在大容量光通信系统的性能,对不同列重和不同迭代次数的短规则LDPC码在大容量光信道中的误码率性能进行了数据仿真。发现确定码长的规则LDPC码,存在最优的列重,使得在相同的冗余度时,最大程度地改善大容量光通信系统的性能;此外,误码率随迭代次数的增加具有收敛的特性,LDPC码译码时应合理地选取迭代次数。     

结构系统失效概率的近似分析

提出用一阶简单边界的上、下界来估计结构系统失效概率的近似公式。它考虑了结构系统失效模式之间的相关性但仅包含失效模式的一阶概率。算例表明,通常最大误差在5％以内,精度高而计算简便。     

High Hardware Utilization and Low Memory Block Requirement Decoding of QC-LDPC Codes

This paper presents a simple yet effective decoding for general quasi-cyclic low-density parity-check (QC-LDPC) codes, which not only achieves high hardware utility efficiency (HUE), but also brings about great memory block reduction without any performance degradation. The main idea is to split the check matrix into several row blocks, then to perform the improved message passing computations sequentially block by block. As the decoding algorithm improves, the sequential tie between the two-phase computations is broken, so that the two-phase computations can be overlapped which bring in high HUE. Two overlapping schemes are also presented, each of which suits a different situation. In addition, an efficient memory arrangement scheme is proposed to reduce the great memory block requirement of the LDPC decoder. As an example, for the 0.4 rate LDPC code selected from Chinese Digital TV Terrestrial Broadcasting (DTTB), our decoding saves over 80% memory blocks compared with the conventional decoding, and the decoder achieves 0.97 HUE. Finally, the 0.4 rate LDPC decoder is implemented on an FPGA device EP2S30 (speed grade -5). Using 8 row processing units, the decoder can achieve a maximum net throughput of 28.5 Mbps at 20 iterations.     

一种基于矩阵分裂的QC-LDPC码Log-BP译码方法

 针对高码率的准循环低密度奇偶校验码（QC-LDPC）提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元（CNU）与变量节点更新单元（VNU）规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。