CCSDS-RS(255,223)码高速译码器的硬件实现研究

研究了空间通信用高速Reed-Solomon(255,223)码硬判决译码器的FPGA实现方法,提出一种新的纠错算法实现结构以最大程度提高译码器性能。设计中采用RiBM算法求解关键方程,并通过应用高速比特并行乘法器以及流水线和并行处理方法提高译码通过率。综合和测试验证结果显示,该译码器译码通过速率为1.7Gbit/s,译码延迟为296个时钟周期,优于目前同类型的RS译码器性能指标。     

多码率RS码部分并行译码结构设计

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.     

非标准参数的CCSDS Turbo码译码器性能仿真

实现了一款具有通用性的Turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16384bit内255bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.     

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.      

一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

BCH（63，56）性能分析及仿真

作为一种实现复杂度低的信道编码方式,BCH(63,56)码被广泛应用在空间遥控链路中,具有检测2 bit错误及纠正1 bit错误的性能。从理论分析和计算机仿真两个方面研究了BCH(63,56)码的编码性能。在介绍BCH(63,56)码编译码原理的基础上,对其误码率性能进行了理论计算和蒙特卡洛仿真。结果表明:当译码后的误码率为1×10–5时,BCH(63,56)码的编码增益可达2.1 d B。     

非系统RS码的删／错译码算法

研究了非系统RS码的删/错译码算法。详细阐明了删/错译码原理,推导了各步的计算公式。该算法特别适用于干扰严重的组合信道中级连RS码的译码。     

基于GPU的LDPC存储优化并行译码结构设计

提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9 ～34.8倍.     

基于伴随式的分布式联合信源信道编码

提出一种基于伴随式(Syndrome)的具有抗差错性能的分布式联合信源信道编码方案.在不增加编码端复杂度的前提下,设计一种新的基于伴随式的编码器,使其同时具有压缩和抗差错的性能;其次,设计相应的译码器,并改进现有的联合译码算法,在译码中引入新的信息交互过程,提高了译码性能.仿真结果表明:该方案的性能优于现有的基于伴随式的分布式联合信源信道编码方案的性能,而且在信噪比较高时,该方案的性能也优于基于校验位(Parity)的分布式联合信源信道编码的性能.     

比特并行Reed—Solomon编码器的设计

研究高速ＲＳ码编码器设计问题。给出了最优对偶基的计算方法,研究了用对偶基下的ｂｉｔ－ｐａｒａｌｌｅｌ乘法器构成ＲＳ码系统码编码器。编码器可以达到较高的吞吐率。     

基于CCSDS 标准的遥感卫星下行数据纠错校验技术

卫星下传时难免会受到噪声干扰, 影响数据质量. 为了尽可能减少噪声干扰对卫星数据的影响, 几乎所有卫星在其数据下传时都加入了容错编码, 以提高卫星数据的抗干扰能力. 与此相适应, 地面处理系统要相应地进行纠错校验处理. 本文研究了基于CCSDS 标准的PN, CRC, RS 和Viterbi 纠错校验处理技术, 论述了纠错原理, 以Envisat 卫星为例, 给出了各种纠错校验处理技术的软件实现方法.      

一种适用于卫星数据传输的高效编解码算法

提出了一种喷泉编解码方法,又称为快速速龙码（RRC）,该编码方法能实现与传统速龙码相同的差错控制效率的同时,时间复杂度相对更低。相对传统速龙码,在编码过程中无需计算中间节点,直接通过生成矩阵计算校验节点;其解码方法是先通过置信传播（BP）算法对校验节点进行降度之后,再对校验节点降度之后组成的矩阵进行高斯消元法解码,从而降低矩阵规模。改进后的算法更加高效和简单,适用于航天器空间通信中的应用层数据传输、存储保护和深空探测信号传输。     

无人机载图像实时传输方案的研究

根据无人机载图像实时传输系统的要求,提出了一套采用基于整数小波变换(IWT)和改进SPIHT(Set Partitioning In Hierarchical Trees)的图像压缩编码、级联格状编码和正交频分复用调制(OFDM)的系统方案.该系统方案信源编码压缩率连续可调、累进传输、运算效率高且有抗差错能力,信道频谱利用率高且不会因为介入噪声或干扰而使性能受损,同时OFDM技术使得系统具有抗多径、抗回波性.因此该系统方案适合无人机工作环境,是一种可行的系统方案.     

基于CCSDS的低码率图像压缩优化算法

为了提高空间数据系统咨询委员会（CCSDS）采用的图像压缩算法的编码效率,提出了一种二维预测模型。通过利用图像像素之间的空间相关性对直流系数的预测模式及其熵编码算法进行改进和优化,该算法在有效地提高了直流系数的压缩比的同时,也增强了其抗误码性能。试验结果表明,该算法在低码率条件下能获得更好的图像编码质量,与CCSDS原有算法相比,峰值信噪比值提高了0.1~0.3dB。算法可极大地满足星载图像压缩数据在低码率下传输的要求。     

存储器抗辐射加固的矩阵纠错码研究

为了纠正辐射环境中的高能粒子对存储器造成的多位翻转,研究了一种矩阵纠错码电路,对存储器进行有效的抗辐射加固。提出了一种矩形循环校验法构造校验位,并设计了纠错码的译码算法和相应的译码电路。根据校验位构造了检测位。对数据的输入顺序进行排列,确保了冗余位发生翻转时纠错码电路仍可以正常工作。在16位宽的码字中,所研究的矩阵纠错码可以纠正数据宽度为5位的多位翻转。同目前已知的二维纠错码在相同条件下进行比较,其获得了更高的平均失效时间。     

BCM的多阶段译码算法

针对在某些通信系统中对译码速度较高的需求,基于分组编码调制（BCM,Block Coding Modulation）的多级结构,给出了一种多级BCM的多阶段译码算法:从BCM中第一级分量码开始,根据BCM的级数逐阶段进行译码,针对每级分量码,采用软判决最大似然译码,直到最后一级分量码,从而降低了译码复杂度.仿真结果表明,与传统Viterbi译码算法相比,提出的多阶段译码算法的误码性能与其相当,信噪比较小时甚至更好,但译码复杂度远低于传统Viterbi译码方法.