基于DVB标准的RS码编译码器的实现

论文介绍了DVB标准的RS码的编译码的设计和实现,针对有限域乘法的代数特点,提出了一种新的有限域乘法器结构,大大降低了编译码电路的复杂度。在传统的译码器基础上,设计了新的译码器结构,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列（FPGA）芯片上实现和验证了该设计结构。     

RS编码器的FPGA实现

RS码是一种纠错能力很强的分组线性码。本文给出了一种GF(64)域上的RS(16，8)码编码器的基本原理和FPGA实现过程，并介绍了有限域常系数乘法的实现。     

基于高速存储平台的高性能RS编译码器设计

目前,星载高速存储设备中采用商用RS编译码IP核来实现数据纠错功能,能够实现的编译码最高速率为800 Mbps,只能依靠多个IP核同时工作达到吉比特高速数据存取速率的要求。星载存储数据发生错误的主要原因是存储区单粒子翻转和存储介质本身特性产生的单比特数据错误。针对星载存储数据的误码特性,本文提出一种RS编译码改进算法,通过对编码算法中的剩余多项式及译码算法中的伴随多项式进行降次处理,减小编译码过程中运算的迭代次数及计算量,以及对编译码算法中的基本运算单元有限域乘法器采用子项复用技术,实现对传统RS编译码算法的改进。结果表明改进后的编译码器能达到最高数据速率为10.5 Gbps,编码器资源较单个商用IP核减少15%,译码器资源减少40%,能够满足后续高速存储平台的应用要求。     

高动态BDS/GPS联合接收机基带芯片设计与实现

提出一种适用于高动态BDS/GPS联合接收机的基带芯片结构设计,主要包括兼容BDS/GPS的通用C/A码发生器模块、载波NCO模块、码NCO模块和捕获跟踪通道支路结构的设计。该设计可以节约硬件资源,提高卫星信号捕获速度和接收机动态范围。在软件仿真和FPGA原型验证的基础上,设计实现了一款BDS/GPS联合接收机基带芯片,实际样片测试结果验证了设计的有效性。     

一种RS码变换域译码算法及关键方程的讨论

提出了RS系统码的一种变换域译码的算法,该算法不用求错误位置多项式的根和错误值,运算结构规则:用Grbner基理论分析证明了关键方程的解是在相似文献   

一种符合CCSDS标准的通用码流发生器的设计与实现

文章设计了一种基于FPGA的符合CCSDS标准的通用码流发生器,它对外有USB、Ethernet、RS232串口和前面板设置四种不同的接口,可以对不同编译码模式进行选择设置,提供所需的CCSDS标准帧格式的信号输出,并可以检测输入信号是否符合CCSDS标准的帧格式。本设计可以适应不同型号的CCSDS标准遥测信道编码测试,在型号测控系统的地面测试中具有重要的实际应用价值。     

RS（31，15，17）码的设计与软件实现

介绍了RS码的优点及选用RS（31，15，17）码的原因，阐述了RS码的构成及其基本原理，详细阐述了RS（31，15，17）码的编码设计和译码设计，用软件实现了编，译码过程并进行验证，得到了有用的结论。     

一种基于RS码的跳频码序列的编写方法

跳频通信技术是一种重要的抗干扰通信技术 ,跳频图案的设计是跳频通信中的一项关键技术。在介绍几种跳频码序列的主要性能之后 ,重点阐述了 RS码作为跳频码序列的编码方法及其优良性能 ,举例说明了 (2 1 0 - 1,2 ) RS码的具体编写方法 ,该方法已在某工程中得到应用     

关于美国TIROS气象卫星帧同步码的分析

本文从TIROS气象卫星的帧同步码(n=60)的生成多项式入手,分析了189个 M_(63)的截尾码的误同步概率后,证明TIROS码不是字长为60比特的码组集合中的最佳码,并且在 E=1、2、3、4、5、6以及10、12的条件下,搜索出许多优于它的好码。我们找出的最佳码,其误同步概率比 TIROS 码小两倍到一个数量级以上。另外,还指出了TIROS码的设计者从生成多项式 f_1(x)出发是失策的。建议我国在设计类似的系统时,应从 f_2(x)出发,并尽可能选用我们建议的最佳码组。     

基于FPGA的串行RS+Viterbi级联译码器的设计与实现

提出了一种基于现场可编程逻辑阵列(FPGA)的RS码(255,223)级联卷积码(4,3,3)译码器及其实现,给出了系统结构。其中级联译码器均采用串行结构,减少了资源占用。卷积译码使用Viterbi算法,给出了其初始化网络、分支度量计算、加比选、累计度量储存、幸存路径储存和回溯等主要部分;RS译码采用欧几里德算法,给出了伴随式计算、错误位置和错误值多项式计算(钱搜索计算错误位置、福尼算法计算错误值)、模二和计算解码输出等关键部分。