高速数据总线解码器的研究

高速数据总线中的消息在信道上传输是采用ＭａｎｃｈｅｓｔｅｒⅡ码（分相码），要正确地进行解码不仅需要确定消息中数据的起始位，而且需要正确地提取位同步时钟。本文重点介绍了一种可实现的逻辑电路的同步时钟提取方法，并讨论了该方法对起始位和结束位的容错性能。     

利用硬件描述语言Verilog HDL实现对数字电路的设计和仿真

利用新型的硬件描述语言Verilog HDL对数字式静电陀螺仪的信号脉冲宽度检测电路进行了设计和仿真研究，并在程序设计的计数过程中，研究了一种新的方法，可使计数和脉宽的检测精度 提高一倍，为以后电路的改进提高和集成提供了一种良好的解决方案。