非标准参数的CCSDS Turbo码译码器性能仿真

实现了一款具有通用性的Turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16384bit内255bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.     

基于GPU的LDPC存储优化并行译码结构设计

提出了一种基于Nvidia公司Fermi架构图形处理单元(GPU,Graphic Processing Unit)的分层低密度奇偶校验LDPC(Low-Density Parity-Check)码译码算法的译码器结构优化设计.利用GPU架构的并行性特点,采用帧间与层内双重并行的处理方式,充分利用流多处理器硬件资源,有效缓解了分层译码算法并行度受限的问题.此外,通过采取片上constant memory存储器压缩存储校验矩阵以及利用片外global memory存储器对译码迭代信息进行联合访问的优化方法,有效降低了访存延迟,提高了译码吞吐率.测试结果表明,通过采用多帧并行处理和存储器访问优化可以提升基于GPU的LDPC译码器吞吐率14.9 ～34.8倍.     

高效多码率LDPC码译码器结构设计

设计了一种高效的多码率LDPC(Low Density Parity Check)码译码器结构,提出了一种校验节点更新单元(CNU,Check Node Updating Units)与变量节点更新单元(VNU,Variable Node Updating Units)的设计方法.按照"化整为零"的思想,将CNU与VNU分成若干小的运算单元,在不同码率下对这些运算单元进行动态组合构成新的CNU与VNU,从而减少不同码率下硬件资源的冗余,提高了译码速率.最后,按照本文提出的译码器结构,使用Altera公司Stratix系列的FPGA EP1S80实现了中国数字电视地面广播传输标准中使用的0.4,0.6和0.8三种码率LDPC码的译码器.实现结果表明:该结构的多码率译码器仅比单码率译码器多耗用12％的硬件逻辑资源,存储器相当;而相对于传统的多码率译码器结构,本结构在不增加硬件资源的情况下,将0.4码率码字的译码速率提高了100％,将0.6码率码字的译码速率提高了50％.      

符合CCSDS标准的RS(255,223)码译码器的FPGA实现及其性能测试

RS（Reed-Solomon)码是差错控制领域中一种性能优异的非二进制分组循环码，由于它具有很强的随机错误和突发错误的纠错能力，被CCSDS，NASA，ESA等空间组织接受，广泛应用于深空探测中．本文采用改进的Berlekamp算法，用FPGA实现了符合CCSDS标准的RS(255，223)码译码器；介绍了该译码器的实现流程、性能测试方法和基于PCI总线接口的测试平台；给出了测试结果，并且对理论上RS(255，223)译码器的误码性能与实际测试的误码率结果进行了比较和分析．验证结果证明该译码器能工作在400Mbps以上的码率，使用FPGA资源180000门，译码效果与理论上译码效果一致．     

多码率串并Viterbi译码器优化设计

为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究.通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个.使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSDS标准中的多码率删余卷积码的译码.优化结构与传统串并结构相比,译码速度相同,硬件资源可...     

多码率RS码部分并行译码结构设计

为了满足在一个通信系统中使用多码率RS(Reed-Solomon)码的需求,提出了一种多码率部分并行结构的RS码译码器.按照功能,该译码器可分为伴随式计算模块,关键方程求解模块以及错误位置和错误值求解模块3个主要组成部分.针对符合CCSDS标准的2种RS码的特点,将运算系数相同的伴随式计算子单元进行复用;在关键方程的求解运算中使用一种新颖的部分并行结构,使得复用部分和非复用部分的运算周期相同,以减少运算等待时间,提高译码效率;在错误位置和错误值求解中采用查表方式完成Forney算法的系数相乘,并复用求逆查表运算和系数相同的钱氏搜索计算子单元,以减少资源的消耗.通过码率选择信号,可以选择RS(255,223)和RS(255,239)2种译码模式.通过Altera公司的FPGA(Field Pro-grammable Gate Array)对该多码率译码器进行了硬件实现,结果显示此译码器仅消耗2981个逻辑单元和9472 bit的存储器资源,大大低于2种单一码率译码器消耗资源的总和.     

一种多码率QC-LDPC码译码结构设计与实现

为了满足在一个系统中使用多码率LDPC(Low Density Parity Check)码字的需求,设计了一个7Kbit长度多码率LDPC码的译码器,分析了各种码率之间校验矩阵的相似性,提出了复合译码结构中变量节点运算单元、校验节点运算单元以及迭代存储器单元的复用方案.通过在变量节点运算单元以及校验节点运算单元输入端增加若干选通开关,就可以使这些运算单元适于多码率的处理.通过管脚的选择,此译码器支持非规则0.4码率、非规则0.6码率以及非规则0.8码率3种工作译码模式,并用Altera公司的FPGA进行了实现.综合结果表明,所提出的复合结构在不损伤单码率译码性能的前提下,仅用略多于0.8码率LDPC码单独译码的硬件资源实现了3种码率码字的译码.      

基于伴随式的分布式联合信源信道编码

提出一种基于伴随式(Syndrome)的具有抗差错性能的分布式联合信源信道编码方案.在不增加编码端复杂度的前提下,设计一种新的基于伴随式的编码器,使其同时具有压缩和抗差错的性能;其次,设计相应的译码器,并改进现有的联合译码算法,在译码中引入新的信息交互过程,提高了译码性能.仿真结果表明:该方案的性能优于现有的基于伴随式的分布式联合信源信道编码方案的性能,而且在信噪比较高时,该方案的性能也优于基于校验位(Parity)的分布式联合信源信道编码的性能.     

空地量子密钥分发网络中数据协调方案

在空地量子密钥分发网络中，空中平台的硬件设备限制使得后处理阶段数据传输速度以及处理能力减弱。针对空中平台的特性，提出了一种适合空地量子密钥分发网络的数据协调方案。首先，采用量子纠错技术减少原始密钥的误码率；其次，设计了一种新方法用来制备低密度奇偶校验（LDPC）译码算法中的随机置换序列；最后，兼顾LDPC译码算法性能和算法硬件实现复杂度，选取了软判决中最小和译码算法。仿真分析表明:量子纠错处理后的原始密钥误码率明显减少，错误率由29.5%减少为4.4%；使用新方法生成随机置换序列，在保证序列随机性的前提下效率提升，生成长度为10 000的随机置换序列所用时间约为0.019 s；LDPC译码算法中最小和译码算法性能适中且硬件实现简单。      

比特并行Reed—Solomon编码器的设计

研究高速ＲＳ码编码器设计问题。给出了最优对偶基的计算方法,研究了用对偶基下的ｂｉｔ－ｐａｒａｌｌｅｌ乘法器构成ＲＳ码系统码编码器。编码器可以达到较高的吞吐率。     

BCM的多阶段译码算法

针对在某些通信系统中对译码速度较高的需求,基于分组编码调制（BCM,Block Coding Modulation）的多级结构,给出了一种多级BCM的多阶段译码算法:从BCM中第一级分量码开始,根据BCM的级数逐阶段进行译码,针对每级分量码,采用软判决最大似然译码,直到最后一级分量码,从而降低了译码复杂度.仿真结果表明,与传统Viterbi译码算法相比,提出的多阶段译码算法的误码性能与其相当,信噪比较小时甚至更好,但译码复杂度远低于传统Viterbi译码方法.      

1553B总线控制器编解码设计

1553B总线以其可靠性高、实时性好的优点被广泛应用于航天领域.针对目前中国采用进口芯片实现1553B通信存在的弊端,这里采用FPGA来实现1553B通信.当前1553B解码器只支持正负信号同时输入.本文对解码器进行改进,实现支持只正端信号输入、只负端信号输入和正负端信号同时输入三种模式.根据1553B编码器和解码器的设计过程和工作原理对所提方案进行测试.结果表明,本文设计方案与采用进口芯片的方案相比,测试结果一致性良好.经过大量测试,这里设计的具有自主知识产权的1553B IP核运行稳定,能够满足航天工程化的要求.      

一种适用于卫星数据传输的高效编解码算法

提出了一种喷泉编解码方法,又称为快速速龙码（RRC）,该编码方法能实现与传统速龙码相同的差错控制效率的同时,时间复杂度相对更低。相对传统速龙码,在编码过程中无需计算中间节点,直接通过生成矩阵计算校验节点;其解码方法是先通过置信传播（BP）算法对校验节点进行降度之后,再对校验节点降度之后组成的矩阵进行高斯消元法解码,从而降低矩阵规模。改进后的算法更加高效和简单,适用于航天器空间通信中的应用层数据传输、存储保护和深空探测信号传输。     

一种适用于空间应用的高速调制系统的设计和实现

为了适应空间科学技术的发展, 满足空间科学应用系统的数据传输速率、多进制数字调制方式以及实现调制体制灵活性的要求, 提出了一种适用于空间应用的高速调制系统的设计与实现方案. 该方案采用了基于FPGA和DAC的通信调制技术, 可在硬件设计不变的情况下, 实现QPSK, 8 PSK和16 QAM等多种调制方式下的高速数据传输. 分析了高速调制在硬件实现上的技术难点, 解决了高频率高精度同步时钟生成、高速数据转换、宽带调制等技术问题. 实测表明, 在载频为2 GHz时, 该调制系统在8PSK调制下速率可达750 Mbit/s, 且调制信号的矢量幅度误差(EVM)仅为3.3 %.      

软判决Viterbi译码器硬件实现中的支路量度压缩与计算

以工程实现为目的,重点讨论(2,1,6)卷积编码8电平(3bits)软判决Viterbi 译码器硬件实现中的支路量度(Branch Metric)压缩与计算问题,给出了一种解决这一问题的方法以及用该法实现的译码器样机性能实验数据。     

一种基于FPGA的超高速32k点FFT处理器

采用FPGA(Field Programmable Gate Arrays)实现了一个超高速的32k点的流水线FFT(Fast Fourier Transform)处理器.FPGA的工作频率为125MHz,可以处理连续的1Gs/s(1 Giga-samples per second)的复数数据.该FFT处理器主要基于二维分解算法,采用MDF(Multi-path Delay Feedback)流水线结构,并结合MDC(Multi-path Delay Commutator)及SDF(Single-path Delay Feedback)结构的特点.处理器的内存资源消耗相对MDC结构有所减少,而运算速度相对SDF结构有所提高.建立了处理器的算法和设计模型,并根据模型对处理器的3个组成模块进行了优化以减小资源消耗.利用VHDL语言在Xilinx ISE工具上进行了设计,FPGA的布局布线结果验证了设计的可行性.