基于CPLD的循环冗余校验码的实现

本文介绍了利用VHDL语言，在MAXPLUSⅡ平台上，使用CPLD实现串行、并行两种信源方式的CRC码的设计及其模型验证结果。无论是串行，还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块，完成数据传输中的差错控制。同时在用硬件实现CRC码传输的过程中，比较了串、并两种方式的优缺点。     

基于CPLD的循环冗余校验码的实现

本文介绍了利用VHDL语言,在MAXPLUSⅡ平台上,使用CPLD 实现串行、并行两种信源方式的CRC码的设计及其模型验证结果.无论是串行,还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块,完成数据传输中的差错控制.同时在用硬件实现CRC码传输的过程中,比较了串、并两种方式的优缺点.     

东北地区ATM网络中的硬件分析及MGX设备告警处理案例

一、民航数据网(ATM网)的技术组成1.ATM异步传输模式ATM(Asynchronous Transfer Mode)是一种基于信元的交换和复用技术。它采用固定长度的信元,     

基于COFF和自举表文件的DSP执行程序提取器设计及实现

介绍了基于COFF和自举表文件的DSP执行程序提取器设计方案及实现技术,包括两种文件的解析算法、软件实现、功能验证、性能评估以及在新一代运载火箭型号中的应用情况.使用提取器,能够快速、自动生成带有CRC校验信息的DSP执行程序,提高了生成效率、正确率、可靠性以及使用的安全性.     

基于卫星ATM传输系统的LDPC码构造方法研究

在卫星ATM传输系统中,由于信道的高误码率,要求对ATM信元进行有效的误码保护。LDPC码是一种性能优越的纠错码。文章针对卫星ATM传输系统构造了一种新型的非规则LDPC纠错码,并对规则和非规则LDPC码进行仿真对比。仿真结果表明,对小于6个ATM信元进行纠错保护时,非规则LDPC码和规则LDPC码具有相似的性能;当被保护信元数超过6个时,非规则LDPC码具有更优越的性能。     

CPU-GPU协同高性能卫星数传预处理方法

空间数据系统咨询委员会(CCSDS)协议的分层特征对数传预处理的完全并行提出挑战，虚拟信道、应用过程的多路复用为并行处理提供契机。本文面向高性能数传预处理需求，在分析处理性能瓶颈的基础上，提出一种层间流程中央处理器(CPU)控制、层内瓶颈步骤GPU加速的协同处理新方法。以高级在轨系统(AOS)帧循环冗余校验(CRC)、工程参数提取与物理量转换算法为研究对象，对图形处理器(GPU)线程分配、CPU-GPU协同任务划分进行设计。实验结果表明:方法可实现CRC校验11.449 6 GB.s^-1、工程参数提取与物理量转换0.902 4 GB.s^-1的处理速率，性能较传统CPU架构提升显著。     

一种位宽可变的CRC校验算法及硬件实现

在箭上通信中,数据校验是必不可少的,循环冗余校验CRC就是一种普遍采用的校验方法。本文介绍了箭上设备通信框图,比较目前在箭载计算机中普遍采用的几种基于FPGA的CRC校验算法。在分析不同算法优缺点基础上,提出一种输入数据位宽可变的串行计算算法。该算法耗费资源少,配置灵活,易于移植,适合在各类箭载计算机的FPGA平台上实现CRC校验码实时计算。目前该算法已经过仿真验证,并在新一代运载火箭飞行试验中得到成功应用。     

基于CAN总线的双通道智能网桥设计及常见问题分析

介绍一种基于CAN总线的CAN—RS-485双通道智能网桥的设计方法,给出详细的设计思路,硬件及软件实现,并对调试运行中出现的常见问题进行分析。通过该智能网桥,可实现对CAN网络与RS-485网络的可靠通信,该模块可同时连接于两个不同的CAN网络。为提高通信可靠性,串行通信中采用CRC冗余校验。     

ATM网络中信令传输安全认证问题的研究

ATM网络是面向连接型的转移模式的网络，通过信令传输协议网络用户间可建立虚连接、协商资源分配并实现相互通信。研究ATM网络信今传输的安全问题具有重要意义，本文详细分析了ATM网络信今传输中可能受到的安全威胁，并提出了相应的安全认证对策。     

卫星ATM交换系统中一种连接允许控制算法的改进

对于卫星ATM交换系统，连接允许控制（Connection Admission Control，CAC）是一个重要部分。针对卫星ATM中的一种连接允许控制算法一快速缓存分配法可能出现过高的信元丢失率提出了一种利用缓存器进行子波束再分配的改进方法，并采用流体流模型对改进后CAC算法进行了分析和仿真。结果表明，随着该改进方法所设置的缓存器容量的增加，信元丢失率明显下降。     

基于蚂蚁算法的星上ATM交换结构

对于卫星ATM交换系统，星上ATM交换结构的设计是一个非常重要的部分。由于卫星通信具有带宽有限、时延受限、信道误码率高等特点，因而设计星上交换结构时必须尽可能降低交换时延，减少内部阻塞。为此，提出一种基于蚂蚁算法的星上ATM交换结构，并对此方案进行了分析和仿真。结果表明，该结构由于采用了蚂蚁算法和阻塞规避方案，有效改善了信元时延和信元丢失率等性能。     

一种基于FPGA的快速CRC算法及实现

在数字通信中,循环冗余校验(Cyclic Redundancy Check,CRC)是一种常用的差错控制方法,它具有差错检测精确度高、效率高的特点.在设计中采用模拟人类的思维方式,创建快速、移植性强的串行循环移位异或运算方式来实现CRC编解码的算法,优化了系统电路.硬件测试表明,其在实现效率、消耗资源等方面取得了较好效果.     

一种卫星交换系统连接允许控制算法的改进（英文）

连接允许控制(CAC)是对于卫星ATM交换系统的一个重要部分。文章针对卫星ATM中的一种快速缓存分配法可能出现过高的信元丢失率的问题提出了一种有效的改进方法,并通过流体流模型对改进后CAC算法进行了分析和仿真。结果表明,该改进方法是可行的。     

卫星ATM网络中跨层设计的星上缓存管理优化方案

为提高卫星ATM(异步传递方式)网络星上缓存资源的利用率,针对利用上层协议重传的非实时数据业务,采用跨层设计方法提出了一种缓存管理优化方案—错误信元尾丢弃(ECTD)。它把信道误码引起的错误信元及后续的属于同一协议数据单元的无效信元丢弃。以早分组丢弃为基础,进一步建立了采用ECTD和不采用ECTD的分析有效吞吐量的数学模型。数值分析结果表明,ECTD具有优化缓存管理、提高有效吞吐量的作用,而且信元错误率和协议数据单元的长度越大,ECTD对有效吞吐量的改善就越明显。     

相干光接收机时钟恢复算法的FPGA实现

低轨小卫星在进行相干激光通信时，需要实时解决发射端与相干光接收机之间存在的时钟偏差问题。分析了时钟偏差对相干光接收机性能的影响，设计了一种基于Gardner算法的并行化时钟恢复反馈环路来对时钟的偏差进行纠正，对各组成部分的原理进行了说明，并在现场可编程逻辑门阵列FPGA上实现了该算法，将 5 GSa/s 的采样信号在 FPGA 中以 156.25 MHz 主频，分为并行 32 路完成时钟同步处理，且实时时钟同步算法仅占用 FPGA 的 590 个自适应逻辑块和 4 个乘法器单元。同时，采用自研的集成化相干光通信模块，演示了 10 Gb/s 偏振复用正交相移键控 PM-QPSK 相干光通 信系统实验。实验结果证明该方案能稳定地补偿本地采样时钟的频率和相位偏移带来的采样定时误差。以 7%开销硬判 决前向纠错码 HD-FEC（Hard Decision Forward Error Correction）为门限，系统的灵敏度优于–51 dBm。     

液滴发生器均匀液滴生成过程的动态特性

为了提高液滴发生器生成均匀液滴的稳定性,研究了液滴生成过程的动态特性。在传统射流表面波不稳定性理论的基础上,考虑液滴发生器动态特性的影响,建立了组合动力学模型,确定了传递函数与传递矩阵,并就Re数与We数等对射流表面波增长率的影响以及喷嘴长径比对液滴生成过程动态特性的影响规律进行了分析。采用丙二醇作为液体工质进行了计算与试验校验,结果表明当生成的液滴速度大于19m/s时,组合动力学模型计算得到的最优无量纲波数较射流表面波不稳定性模型结果偏差超过6%;而对于液滴速度30m/s设计工况,两种模型计算结果偏差近10%,此时液滴发生器动态特性的影响不能忽略。     

基于FPGA的高速并行DVB-S2标准LDPC译码

最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现。文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案。方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率。     

欧洲空管《军民航CNS／ATM协同互用进程》（监视部分）

2006年1月3日，欧洲空管（EUROCONTROL）发布了《军民航CNS／ATM协同互用进程1.0版》，描述了军民航CNS基础设施建设在满足ATM功能要求条件下，向集中／协同互用方向发展的过渡计划。按照这个计划，民用飞机与军用飞机或地面支持系统间要通过一个满足容量要求的通信接口，最大程度地实现信息的无缝交换，使军民航间减少混合运行模式，并采用相似的运行概念，安全地在同一个空域中共存。     

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。     

MPEG-4视频DCT量化模块的FPGA实现

介绍了一种采用FPGA技术实现MPEG-4 ASP级视频DCT量化模块的设计方案。该模块包括二维DCT／IDCT、量化／反量化和帧内直流／交流(DC／AC)预测。用VHDL进行描述并通过模拟试验表明,该模块可在880个时钟周期内处理完一个宏块的数据,工作频率达到40MHZ。文章采用全硬件实现方法,提出了各模块的硬件电路结构设计,减少了电路规模。