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航天飞行器控制系统误差实时补偿方案研究 总被引:3,自引:0,他引:3
箭上计算机实时计算因惯性器件系统误差而造成的测速误差,并将其引入导航方程后,通过导引和关机进行实时补偿。数学仿真表明采用这种补偿方案,箭载计算机的计算工作量小,补偿精度高,是一种有实用价值的方案。 相似文献
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容错箭载计算机的硬件故障注入方法研究 总被引:1,自引:0,他引:1
容错机制和设计方案的正确性验证是容错箭载计算机研制的重要环节,验证方法有理论计算、软件模拟和硬件模拟等3种。硬件故障注入法采用人为引入故障方法可加速系统的失效,并通过观察系统在出现故障之后的行为反应对容错计算机系统的容错能力进行评价,更适合工程应用。本文研究采用硬件故障注入方法和特定容错测试仪,对容错箭载计算机的容错机制和设计方案进行了正确性验证,为容错箭载计算机的工程应用奠定技术基础。 相似文献
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介绍一种基于CAN总线的CAN—RS-485双通道智能网桥的设计方法,给出详细的设计思路,硬件及软件实现,并对调试运行中出现的常见问题进行分析。通过该智能网桥,可实现对CAN网络与RS-485网络的可靠通信,该模块可同时连接于两个不同的CAN网络。为提高通信可靠性,串行通信中采用CRC冗余校验。 相似文献
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一种FPGA在轨重构配置数据压缩算法 总被引:1,自引:1,他引:0
《航天器工程》2015,(6):75-78
对现场可编程门阵列(FPGA)在轨重构配置文件压缩,可以大大减少遥控上注时间。为此,文章利用FPGA配置文件中0值较多的特点,结合游程编码(RLC)及字典编码的优势,提出一种FPGA在轨重构配置数据压缩算法,即结合零游程(Zeros Run Length,ZRL)编码的VLZW压缩算法(简称为ZRL-VLZW算法)。为减小航天器载计算机内存开销,使用索引迭代方式存储字典并限制字典长度。采用航天器常用FPGA多种资源占用比的配置文件,利用ZRL-VLZW、LZW和VLZW算法进行压缩测试比较。结果表明:ZRL-VLZW算法性能优于LZW算法和VLZW算法,可有效进行配置文件的压缩,使在轨重构注入数据上注时间减少为原来的1/20~1/3。 相似文献
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一种基于FPGA的快速CRC算法及实现 总被引:1,自引:0,他引:1
在数字通信中,循环冗余校验(Cyclic Redundancy Check,CRC)是一种常用的差错控制方法,它具有差错检测精确度高、效率高的特点.在设计中采用模拟人类的思维方式,创建快速、移植性强的串行循环移位异或运算方式来实现CRC编解码的算法,优化了系统电路.硬件测试表明,其在实现效率、消耗资源等方面取得了较好效果. 相似文献
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最新的CCSDS、DVB-S2等相关卫星标准都采用低密度校验(Low Density Parity Code,LDPC)码,其中DVB-S2中LDPC码由于码字长、码率多,不易于硬件实现。文章针对该码校验矩阵特性,给出一种基于改进最小和算法的高速并行译码器的FPGA实现方案。方案采用180并行,6bit位宽,在20次迭代下,基于Xilinx SC5VSX95T芯片的测试表明:设计方案支持200 MHz的时钟频率。 相似文献
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CDT通讯规约在我国电力系统的调度系统中应用广泛 ,但规约本身存在传输效率不高等缺点。文中提出一种适用于 CDT通讯规约生成多项式和中间余式的计算机实现的算法 ,可简化 CRC校验码计算方法 ,从而达到提高传输效率的效果 相似文献
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ATM信元交换系统一般采用CRC循环冗余校验编码来保护信元的信头。文章介绍了并行CRC生成的基本方法;研究了并行CRC纠正单比特错误的实现原理;设计了ATM信元信头并行CRC生成与校验的FPCn模块;特定芯片的实现结果表明,CRC生成模块与校验模块的数据吞吐量分别超过1.6Gbit/s和800Mbitl/s。 相似文献
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运载火箭在高空风区域飞行时,其自身结构载荷的约束对气动载荷提出了控制要求,为了降低高空风对运载火箭飞行的影响,减小运载火箭的气动载荷,保证其在高空区飞行的安全可靠,提出了一种简单可行的实时减载控制方法。首先,通过非线性状态观测器估计方法,获得箭体绕质心运动的角加速度信号以及捷联惯组相对质心的位置,计算出箭体绕质心运动产生的线加速度信号;其次,从运载火箭上捷联惯组测量到的视加速度信号中减去箭体绕质心运动产生的线加速度信号,消除箭体绕心运动产生的影响,进而获得箭体质心位置附近的视加速度信号,参与实时减载控制。仿真验证了该控制方法可以有效降低运载火箭的气动载荷,提高了运载火箭在高空风区域飞行的适应能力。 相似文献
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空间太阳望远镜卫星(SST)为了补偿卫星平台随机抖动稳定图像采用了相关跟踪方法。而相关跟踪器计算时间是提高系统性能的关键之一。在考察国内外相关跟踪研究成果的基础上,提出了一种新的解决方案。在算法上采用MIMD的并行计算技术分解相关运算,在结构上利用FPGA的可自由配置特点,将并行算法固化在FPGA中,构建了相关跟踪FPGA模块。整个系统在可应用于航天环境的XCV800型FPGA上设计实现,资源与计算精度都满足系统需求,而计算时间仅为0.3ms,比原有设计减少了一半。为提高系统的响应速度等方面性能提供了保障。 相似文献
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基于CPLD的循环冗余校验码的实现 总被引:2,自引:0,他引:2
刘培培 《北华航天工业学院学报》2009,19(1)
本文介绍了利用VHDL语言,在MAXPLUSⅡ平台上,使用CPLD 实现串行、并行两种信源方式的CRC码的设计及其模型验证结果.无论是串行,还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块,完成数据传输中的差错控制.同时在用硬件实现CRC码传输的过程中,比较了串、并两种方式的优缺点. 相似文献
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刘培培 《华北航天工业学院学报》2009,(1):1-3
本文介绍了利用VHDL语言,在MAXPLUSⅡ平台上,使用CPLD实现串行、并行两种信源方式的CRC码的设计及其模型验证结果。无论是串行,还是并行的信源要想实现CRC码设计必须建立校验、纠错两个模块,完成数据传输中的差错控制。同时在用硬件实现CRC码传输的过程中,比较了串、并两种方式的优缺点。 相似文献