基于可进化硬件的容错技术及其原理

可进化硬件容错技术是一种模仿生物进化过程的容错方法,现已成为世界各国容错计算技术领域新的研究方向。可进化硬件不是采用传统的静态冗余技术,而是利用其本身固有的特性实现容错。重点论述可进化硬件技术的2个基本要素,并分析其实现容错的原理。     

基于可满足性问题求解器的星上FPGA永久损伤容错技术研究

现代卫星广泛使用的FPGA在空间高能粒子的影响下,会产生门电路的永久性损伤。而传统的三模冗余等容错方法不但成倍增加了系统硬件开销,还存在因冗余器件耗尽而失效的风险。因此,提出一种利用FPGA自身冗余资源,修复永久性损伤的容错方案。该方案通过建立FPGA内部资源的功能模型,将容错问题转化为数学上的可满足性问题。并且利用经过改进的GSAT算法对该问题求解,可以获得在功能上与损伤前完全相同的电路结构,及其所对应的FPGA配置文件。将该文件重新下载到FPGA中,可以屏蔽损伤带来的影响,从而达到利用FPGA自身冗余资源容错的目的。通过实验和分析可以看出,本文方案具有对损伤修复成功率高、计算量小和需要内存空间少的特点,因此符合星上计算能力和硬件资源十分有限的实际情况。     

单板双机嵌入式486容错子系统的设计

针对空间辐射环境中比较容易发生的单粒子翻转事件 ,提出一种低成本的商用器件解决方案———单板双机嵌入式容错子系统。该子系统把两个相对独立的嵌入式 4 86单机通过现场可编程门阵列 (FPGA)耦合起来 ,双机通信和数据比对都通过FPGA来完成 ,同时通过数据比对发现和消除单粒子翻转 (SEU)所引起的错误。由于系统中应用了较多超大规模集成电路 ,系统非常紧凑 ,用单板就实现了一个容错子系统     

新一代FPGA在星载嵌入式计算机中的应用

阐明了新一代现场可编程逻辑器件(FPGA)的特点，以及器件、内部模块、PowerPC405处理器的结构与组成。分析了其在星载嵌入式计算机中央处理器(CPU)结构设计中的应用，并给出了设计过程。采用最新的FPGA系列产品内嵌32位减少结构系统计算机(RISC)硬核和3．125Gb／S高速串行接口，可使星载嵌入式计算机的设计更为灵活，同时也提高了系统的可靠性。     

一种用于PN码捕获的低硬件消耗匹配滤波器设计

为提高卫星直接序列扩频系统的PN码捕获速度,提出了一种低硬件消耗的匹配滤波器设计.改进了转置型匹配滤波器结构,由两级时钟复用将匹配过程分为部分相关和全相关两部分,并用现场可编程逻辑阵列(FPGA)的片内RAM替代主要的寄存器消耗.实现了资源分配的优化,在商用FPGA的频率下可并行捕获长PN码,并降低了功耗,有一定的工程应用价值.     

一种低成本纳卫星星载计算机容错方法

为了提高纳卫星星载计算机系统的可靠性,减少体积、质量及功耗等多方面因素的影响,文章提出了一种软硬件结合的低成本容错设计方法。将星载计算机硬件采用双机冗余冷备份方案,通过现场可编程门阵列(FPGA)对故障处理器进行仲裁切换;软件容错通过错误检测与纠正(EDAC)信息容错技术的实现,对星载计算机整体程序进行纠错检错,以对抗单粒子翻转事件。结果表明:该方法能够对星载计算机系统进行有效的故障切换处理,并降低单粒子事件的不良影响,可以在纳卫星系统中推广应用。     

一种用于导弹测试设备的小型继电器多路转换器设计

介绍了具有内部连线式结构、可预知逻辑定时关系、资源规模庞大、I／O管脚数目丰富、可在系统上进行现场编程(ISP-In System Pmgrammability)、能有效消除竞争冒险、使用灵活方便、可靠性高的一种EPLD(Emsable PLD)器件MACH4的工作原理。给出了基于系统可编程逻辑器件MACH4构成的用于导弹测试设备的小型继电器多路转换器的设计方法。     

基于FPGA的SDRAM控制器的设计与实现

由于同步动态随机存储器SDRAM内部结构原因导致其控制逻辑比较复杂。现场可编程逻辑门阵列FP GA作为一种半定制电路具有速度快、内部资源丰富、可重构等优点。本文设计了一种基于FPGA的SDRAM控制器,在介绍控制器的逻辑结构的基础上,对FPGA与SDRAM间数据通信进行了时序分析,实现SDRAM带有自动预充电突发读写和非自动预充电整页读写。     

一种针对COTS器件的抗辐射加固方法

随着商用现货(COTS)器件在空间任务中的广泛应用,COTS器件的抗辐射加固显得尤为重要,针对COTS器件在空间环境下易受宇宙射线和高能粒子冲击而产生辐射效应的特点,文章结合三模冗余(TMR)技术与现场可编程门阵列(FPGA)的重构技术,提出了一种基于TMR的可重构星载处理单元抗辐射加固方法。通过基于Markov过程的可靠度分析可知,冗余和重构技术相结合可以使处理单元具有更强的容错能力。文章利用实验模拟验证了该星载处理单元的各项关键技术,结果表明:此处理单元能够屏蔽单模故障,并能够定位和修复由空间复杂环境引发的软错误。     

基于FPGA的探测器制冷控制系统优化设计

为了给红外探测器提供稳定可靠的温度环境,文章提出了一种以现场可编程逻辑门阵列(FPGA)为核心逻辑控制单元的高精度制冷控制系统,与传统以微处理器为核心的制冷控制系统相比,该系统具有运算速度快、可靠性高、电路结构简单等特点。重点介绍了该制冷控制系统的硬件组成、比例—积分—微分(PID)控制算法和正弦脉宽调制(SPWM)波驱动的软件实现,并总结了FPGA电路的优化设计方法。通过优化设计,极大的减小了逻辑资源占用率。试验结果证明,该制冷控制系统能够实现±0.05K的控温精度,控温精度高,跟踪速度快,稳定性和抗干扰能力比较出色。     

静态存储器单粒子翻转率预示的在轨验证

SRAM型FPGA配置区的单粒子翻转可能对系统的功能产生严重的影响,因此必须进行针对性的加固措施,而加固的重要依据之一是在轨翻转率结果。文章将地面获得的Hitachi 4Mb SRAM HI628512单粒子翻转率预示结果与搭载在极轨卫星SAC-C等上的飞行试验的结果进行了比较。分析表明基于国内地面试验数据和FOM方法预示的在轨翻转率与国外的在轨监测数据接近,多位翻转的试验结果也得到了在轨试验数据的验证。这些结果表明我国在单粒子翻转的模拟试验技术和在轨翻转率预示方面取得了相当的进展,可以为卫星电子系统抗辐射加固设计提供有力的保障。     

基于DSP+CPLD的射频源控制

采用数字信号处理器(DSP)和可编程逻辑器件(CPLD)技术，设计了射频信号源控制电路板。介绍了控制部分硬件和软件的组成，并给出了所设计软件的主程序。用线性调频和脉冲两种信号进行了仿真实验。结果表明，所设计的射频源的输出符合要求，控制灵活。     

软硬件协同仿真在图像滤波器演化设计中的应用

针对传统图像滤波器设计方法存在的局限性,将演化硬件引入图像滤波器设计中,提出软硬件协同仿真的演化思想,并设计了基于System Generator的图像滤波器演化系统。通过图像滤波器演化实验验证了演化系统的有效性,实验结果及分析表明,最优演化滤波器在性能和实现代价方面均优于传统滤波器。与现有的图像滤波器演化方法相比,软硬件协同仿真的演化方法具有实现简单、运算能力强、功能灵活等优点。该系统的演化算法可综合成硬件,为后续实现在线自适应滤波奠定了基础。     

星载FPGA内时序电路设计与时钟控制技术分析

在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。针对时钟偏斜,提出了星载FPGA内时序电路的设计准则。基于设计准则,提出了并行移位寄存器的一种异步化设计方法,阐述了在FPGA源代码中设置设计约束,或在逻辑综合与布局布线过程中联合设置设计约束,将主要同步时序电路时钟信号布置在全局时钟网络上的方法。工程实践表明：上述方法很好地解决了星载FPGA内同步时序电路时钟偏斜问题,可确保星载FPGA工作的稳定性与可靠性。     

基于PowerPC硬核的片上组合导航计算机设计

为了满足微小型组合导航系统体积小、功耗低、精度高等方面的要求,根据新的嵌入式系统开发理念,通过软硬件协同设计将整个组合导航计算机系统集成在一片内嵌PowerPC微处理器的FPGA芯片上,实现了SoPC设计。利用FPGA内部的资源实现了组合导航系统的硬件平台,并设计了运行在该硬件平台上的底层驱动程序和组合导航软件。测试结果表明系统满足设计要求。     

基于MicroBlaze软核的反作用飞轮控制器设计

为提高卫星用反作用飞轮控制器的可靠性及实现其小型化,对基于MicroBlaze软核为控制核心的反作用飞轮控制器设计进行了研究。根据MicroBlaze软核开发环境,给出了反作用飞轮控制器结构和包括软硬件的现场可编程逻辑阵列(FPGA)内核配置与设计,介绍了片内电流环实现、直流无刷电极控制模块和模/数(A/D)转换等关键技术。试验结果表明:该反作用飞轮控制器体积明显减小,可靠性高,实用价值较大。     

GPS数据采集卡的设计

目前 ,GPS数据接收和存储主要由软件完成。介绍用硬件电路实现 GPS数据接收存储的一种方法。其硬件电路主要由单片机和外围电路组成 ,并利用可编程器 L attice isp 10 32 E产生电路中的各种控制信号 ,将数据存储于双口 RAM中。     

宇航矢量伺服控制器在SiP中的设计与实现

磁场导向控制FOC（field-oriented control）矢量控制算法在伺服驱动控制系统中一般由CPU或DSP实现，难以满足航天应用中实时性较高场景下的需求。为提高宇航电机系统控制的实时性与可靠性，从FOC矢量控制算法的硬件加速角度出发，详细介绍了伺服控制器的设计，给出了一种全数字、高性能的伺服控制器硬件加速设计方案，并在具有可编程逻辑功能的宇航级SiP6117S芯片上进行了验证。仿真实验表明，相比于前人的设计，通过调整观测数据的量化精度来降低硬件加速过程中的处理延时，能有效改善多级流水延迟并在一定程度上提升算法的实时性。     

FPGA多模式高效脉冲压缩工程应用

针对现代雷达系统功能需求多样化、处理数据量大的特点,提出一种基于现场可编程门阵列（FPGA）处理平台的多模式高效频域脉冲压缩方法。其快速傅里叶变换（FFT）模块采用复式FFT结构,其运算能力比基-4 Burst I/O结构提高了一倍;参考函数模块采用实时查表法,根据发射信号基本参数对参考信号进行实时生成;脉冲压缩模块进行了知识产权（IP）核封装处理,使其既能通过灵活配置适应多工作模式实用需求,又能够便利地移植和复用。采用此方法在基于Virtex-7 FPGA硬件平台上进行试验验证,结果表明,该方法能够高效地实现8192点至32768点脉冲压缩处理,处理点数多,实时性高,且处理结果满足航天工程应用要求。