利用组合码进行纠错的检错重传方案

将一个码字重复J次得到的一个新码字是原码字的组合码。只要信道(假定为二进制对称信道)的比特差错率小于0.5,组合码的抗干扰能力就大于原码,且该能力随着J值的增大而增大。在检错重传通信系统中,利用多次重传得到的多个有错码字,按某种规则对它们进行组合译码可望译得正确码字。从而可提高信息利用率,减少重传次数。本方案对于某些信道特性不稳定的遥测遥控或其它通信系统具特殊意义。本文推导组合码的实用译码算法及译码失误率的估算公式,具体给出了使译码失误率小于给定值、利用组合码进行纠错的检错重传方案的算法框图。     

用EPROM实现循环码译码的方法

本文提出一种利用EPROM实现循环码的错误图样检测器,从而构成梅吉特译码器的译码方法。这种方法构成的译码器具有电路简单,容易实现的优点,电路复杂的程度只与码的监督位数有关。文中叙述了用EPROM实现复杂组合逻辑电路的方法和用EPROM构成循环码译码器的方法。并给出了可用本文提出的方法可译的部分循环码表。     

LDPC编译码方法综述

目前的研究均表明LDPC码是信道编码中纠错能力最强的一种码,其译码器结构简单,在深空探测、卫星通信等领域可得到广泛的应用。文章介绍了LDPC码,综述了其编码方法和译码方法。在编码方法中分别描述了校验矩阵的构造和基于校验矩阵的编码算法,译码方法中主要论述了消息传递译码算法、置信传播译码方法、最小和译码算法、比特翻转译码算法和加权比特翻转译码方法。同时对LDPC码编译码方法的发展作了分析。     

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。     

RS码在旋转头数字磁记录器中的应用研究

本文讨论了数字磁记录器的差错控制方案以及ＲＳ码在旋转头数字磁记录器中的应用。简介ＲＳ码译码器的实现原理和方法。本文所介绍的原理与方法对ＢＣＨ码译码也适用的。文中给出了用ＥＰＬＤ实现的ＲＳ码译码器的结构．经实验测试，该译码器的速度可以达到４７Ｍｂ／ｓ，并成功地用于旋转头数字磁记录器（模样机）中。文章最后提出了ＲＳ码编译码器设计中有关问题与建议。     

基于新Euclid实现结构的高速RS译码方案及FPGA实现

Reed-Solomon码具有很强的突发与随机错误纠正能力,已经被广泛应用于卫星通信、军用通信、计算机系统等领域.本文以修正的Euclid(ME)算法为核心算法,设计了一种具有流水线结构的高速时域RS译码方案.对于ME算法提出了一种新的实现结构,取消了一般ME电路实现结构中用来终止迭代的控制电路.用新ME实现电路构成的RS译码器结构简单、规则,易于FPGA实现.以具有8个符号纠错能力的RS(255,239)译码器为例,完成了RS译码器的FPGA设计.工作时钟频率为45MHz时,译码器的吞吐率达到360Mbit/s,译码延迟仅为402个时钟周期.     

LDPC码改进高速译码算法

Shannon的学生Gallager首次提出LDPC码的概念和完整的译码方法,目前LDPC码正向着高速高增益的方向发展。针对高速LDPC码译码技术的迫切需求,利用传统最小和算法译码过程中信息迭代的特征,对最小和算法进行简化,使得译码模块能够完成更高并行度的译码工作,同时不造成译码器误码性能的过大损失。使用改进算法实现的高速译码模块,水平运算时间缩短为传统算法的一半,总的译码吞吐量提高50%,在120MHz时钟、10次迭代的情况下,CCSDS近地通信码的译码速度能够达到657.53Mb/s。     

单片微型计算机在遥控编译码器中的应用

通过介绍一种遥控编译码器的设计，展示了单片微型计算机技术在遥控设备中的应用前景。新设计编译码器采用软、硬件相结合的方法，具有功能齐全，小型廉价，稳定可靠的特点，可以在不变动硬件设计的情况下，仅修改软件，实现对编码、译码方式，指令码内容，发码波特率等的修改。该套编译码器将使靶场的靶标遥控能力有较大的提高。     

基于FPGA的串行RS+Viterbi级联译码器的设计与实现

提出了一种基于现场可编程逻辑阵列(FPGA)的RS码(255,223)级联卷积码(4,3,3)译码器及其实现,给出了系统结构。其中级联译码器均采用串行结构,减少了资源占用。卷积译码使用Viterbi算法,给出了其初始化网络、分支度量计算、加比选、累计度量储存、幸存路径储存和回溯等主要部分;RS译码采用欧几里德算法,给出了伴随式计算、错误位置和错误值多项式计算(钱搜索计算错误位置、福尼算法计算错误值)、模二和计算解码输出等关键部分。     

短帧长Turbo编译码的FPGA实现研究

对深空通信中短帧长信息的Turbo编译码FPGA实现进行了研究。设计了Turbo编译码方法,编码由两个分量编码器并行级联组成,选择递归系统卷积码,编码采用特殊行列交织器;译码由两个独立的软输入软输出译码器串行联级联组成,采用近似Log-Map算法。给出了Turbo编译码的现场可编程逻辑阵列(FPGA)实现,给出了Turbo编译码单元的接口和顶层接口时序,以及Map译码单元流程。仿真结果表明:对帧长小于500b、码率为1/2的Turbo编译码器的FPGA实现了编码数据实时输出,译码延时0.45ms,满足输入数据速率要求。实测结果验证了仿真结果与理论性能相符。     

基于高速存储平台的高性能RS编译码器设计

目前,星载高速存储设备中采用商用RS编译码IP核来实现数据纠错功能,能够实现的编译码最高速率为800 Mbps,只能依靠多个IP核同时工作达到吉比特高速数据存取速率的要求。星载存储数据发生错误的主要原因是存储区单粒子翻转和存储介质本身特性产生的单比特数据错误。针对星载存储数据的误码特性,本文提出一种RS编译码改进算法,通过对编码算法中的剩余多项式及译码算法中的伴随多项式进行降次处理,减小编译码过程中运算的迭代次数及计算量,以及对编译码算法中的基本运算单元有限域乘法器采用子项复用技术,实现对传统RS编译码算法的改进。结果表明改进后的编译码器能达到最高数据速率为10.5 Gbps,编码器资源较单个商用IP核减少15%,译码器资源减少40%,能够满足后续高速存储平台的应用要求。     

一种纠3错BCH译码器的FPGA设计

文章基于一种较新颖的纠3错BCH码逐步译码算法和结构原型,提出了BCH译码器的完整实用化结构,采用FPGA设计并实现了纠3错BCH(31,16)译码器。该译码方案的特点是主体结构通用、资源占用少、运行速度高,非常适合于需要对传输帧的帧头实施特殊保护的数据传输应用场合。     

NASA航天飞机遥测数据的维特比译码器

用于处理航天飞机遥测数据的数据通信系统已在新墨西哥白沙靶场这里的遥测主控站JIG-56中建成。因为航天飞机数据进行了卷积编码,因此该数据系统需要Viterbi译码器。但是航天飞机采用的是非标准码,过去勾空间飞行器提供译码器保障的工厂已不再生产这些译码器。由于没有其他公司为航天飞机数据译码设计Viterbi译码器,为此研制了这种所需的译码器。本文叙述了这种译码器的性能要求及其设计。     

BCM码的软输出迭代译码

ＢＣＭ码是由Ｉｍａｉ与Ｈｉｒａｋａｗａ首次提出的＾「１」，能够在不扩展带宽的前提下获得很大的编码增益，ＢＣＭ码的译码有多种方法，其中多级译码较好地实现了性能与复杂度的折衷。本文在多级译码的基础上，利用＾「２」中给出的三种方法来改善ＢＣＭ码的译码性能。不同的是此处用于软输出译码中的可靠信息不是通过ＭＡＰ算法而是由软输出Ｖｉｔｅｒｂｉ译码算法（ＳＯＶＡ）得到的，从而使得译码复杂度大大降低，文中对成分码选用重复码、汉明码时的ＢＣＭ码在加性白高斯噪声信道（ＡＷＧＮ）中的性能进行了仿真，结果表明，采用这种方法对ＢＣＭ进行译码时可在误码率为１０＾－５时获得１．７ｄＢ的编码增益，而复杂度仅在原硬输出译码的基础上增加了５０％，是ＭＡＰ算法的２５％。     

基于FPGA最大迭代次数可变的LDPC译码器设计

文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。     

LDPC码的编译码仿真平台设计

对LDPC码进行仿真是评价LDPC码构造方案和设计编译码器的前提条件。文章基于Matlab开发了LDPC码的一些基本函数和典型函数,这些函数可以分为4类：环、校验矩阵的构造、高斯消去和译码算法。重点介绍了girth分布、高斯消去、PEG—LDPC码、Tanner-LDPC码的实现方法和函数流程。通过与经典文献中的数据进行对比,验证了这些函数的正确性。     

基于DVB标准的RS码编译码器的实现

论文介绍了DVB标准的RS码的编译码的设计和实现,针对有限域乘法的代数特点,提出了一种新的有限域乘法器结构,大大降低了编译码电路的复杂度。在传统的译码器基础上,设计了新的译码器结构,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列（FPGA）芯片上实现和验证了该设计结构。     

一种高速Reed—Solomon译码器的实现结构与Simulink建模仿真

将修正的Euclid算法作为RS译码的核心算法，讨论了一种RS译码算法的原理与实现结构；以最终采用FPGA实现该RS译码算法为目的，使用Simulink工具建立了RS编译码器的精细模型。     

星载低复杂度Turbo译码器的实现技术研究

针对航天测控通信系统中微弱信号处理的实际应用需求,研究了Turbo译码算法在星载平台上的低复杂度实现技术。基于折线近似的Log_MAP算法,提出了一种新的基于FPGA的译码器实现方案,一方面简化了迭代译码过程中分支度量的计算存储方法,有效减少了存储容量及算法复杂度;另一方面采用半并行化及流水的数据处理方式,提高了译码处理速度。利用CCSDS标准建议的交织器和生成矩阵进行了仿真和实测,结果表明相较于其它结构,采用本文设计方案实现的Turbo译码器在Slice资源没有增加的条件下存储复杂度降低了29.6%,且在输出误码率<10 -6 时编码增益达到了9.9dB,保持了良好的译码性能。本文译码器已成功应用于某航天型号工程。     

LDPC编码系统的码辅助载波相位同步算法

深空通信具有传输距离远、信号衰减严重的特点,针对低信噪比条件下深空通信系统中LDPC编码系统载波同步实现困难的问题,提出一种新的具有较低复杂度的码辅助载波同步算法。分析了载波同步误差对译码性能的影响,基于最大似然准则推导了载波相位的迭代同步算法,算法利用LDPC译码器输出的软判决信息来辅助载波相位的估计,将译码器与载波同步器进行联合迭代,从而得到接近最大似然估计性能的载波相位估计,同时对载波相位进行迭代补偿。仿真结果表明,在低信噪比条件下,算法能够有效纠正载波偏差,并能够以较低的系统复杂度获得近似理想同步的LDPC码译码性能。