无线爆破控制系统设计

针对废旧高楼地拆除,设计了一个以IAP15W4K58S4为控制核心的无线爆破控制系统,该系统由3部分组成:一是PC机,用于观测系统的参数信息,发送命令控制系统的爆破时刻;二是主控板,此设备是由恒温晶振构成的独立时钟源系统,目的是为了给各个爆破点控制板提供精准时间;三为爆破点控制板,通过nRF24L01无线通信模块接收主控板的时钟信息,根据自适应控制算法不断修正自身的时间常数,以达到在误差允许范围内各个爆破点控制板与主控板时钟同步,这样各个爆破点控制板之间的时钟也是同步的。实验结果表明:使用普通晶振时钟同步的精度能够达到百微秒级。     

基于Nios的单芯片GPS时钟分发系统

GPS时钟对于航空、通讯等领域系统时间同步具有重要意义．本设计实现了一种Altera公司新近推出的Nios技术,即只使用一个芯片实现GPS接收、转换、分发以及串口扩展功能的GPS时钟分发系统,而且很好地解决了系统时间与GPS时间的一致性问题．该系统集成度高,守时精确,不仅加快了开发周期,而且还达到了最佳的性价比．     

数字锁相环的最优化设计

为改善航空设备中时钟源抖动性能,针对时钟源产生电路——数字锁相环,提出了一种理论分析方法。该理论分析方法基于数字锁相环的Z域模型,通过逆Z变换,推导出数字锁相环内噪声在时间域上的响应公式。在响应公式的帮助下,分析数字锁相环环路参数对输出时钟抖动性能的影响,进而为设计高性能数字锁相环提供指导。为验证该理论分析方法,本文利用MATLAB语言搭建了数字锁相环的行为级模型。仿真结果表明,该方法可以明显改善数字锁相环的抖动性能。     

"北斗"陆基增强系统岸台同步技术研究

导航信号同步技术是无线电导航系统的关键技术.本文介绍了"北斗"陆基增强系统的技术方案,对该系统导航信号同步技术进行了分析.利用"北斗"单向授时技术实现导航台时钟同步;采用CPLD器件设计同步脉冲提取电路及同步调整电路;利用直接频率合成技术产生高精度、高稳定度的扩频伪码时钟.实测数据分析表明,通过"北斗"授时可以保证陆基增强系统的导航台链具有较高的时钟同步精度.     

基于DSP高精度时钟同步系统设计

在实际应用的电子设备中,如果处在不与外界互联网通信的情况下,其计量时间的方式是以设备中的晶振若干个周期作为时基来计量的。由于晶振受温度、湿度、电磁干扰、机械振动与冲击、电源波动等因素的影响,标称值与实际值就会存在不吻合的现象,从而导致运行一段时间后不同的时钟模块走时的不一致。针对这一问题,作者提出了对应的自适应同步控制算法,并完成了时钟同步系统的设计。该系统由一个主时钟模块和多个被校钟模块构成,控制芯片都是采用DSP微处理器C2000系列中的TMS320F28335。各时钟模块都采用了恒温晶振,为了方便做对比,多个被校钟模块选用了不同参数的恒温晶振。主时钟模块与多个被校时钟模块之间的同步信号采用光耦传输,一分钟同步一次。系统完成的实际测试结果表明系统运行到稳态时主时钟和被校时钟之间的时间误差都可以精确到±2.5μs以内。     

基于网络的GPS时钟信号发布系统

从空管的实际应用出发,本次研究尝试以TCP Server/Client的模式进行GPS时钟信号的网络发布,通过这种方式实现多套系统灵活的时钟信号引接。     

微波传输雷达信号的RS232串口时钟设定

论文主要针对深圳空管站设备室微波传送的Alenia雷达信号时钟问题进行分析,探讨当同时连接两个传输设备的时钟冲突、DTE设备与DCE设备之间RS232接口与跳线的连接,最终解决微波传输雷达信号的丢包问题.     

十通道测时仪简介

十通道测时仪是一台由TTL集成电路组成的电子计数式测量仪器。该机供高速撞击、爆炸等类试验中,测量多点时间间隔或脉冲宽度使用,按照所测数据可以换算出炮弹(或子弹)速度或爆炸波传播速度等。也可以用于其他类似试验的数据测量。该机采用10MHz石英晶体作为时钟振荡器。该仪器的工作原理为:利用被测讯号中的启动讯号把门控制电路打开,让标准时钟脉冲进入计数器,被测讯号中关门讯号把门控电路关闭。在此期间,计数器所累计的数就是所测的时间间隔或脉冲宽度。     

同步实时时钟系统研究

通过对嵌入式系统中定时的时间常数计算公式进行分析,发现定时器定时不准存在3个因素。通过选择STC15F2K60S2控制器可以解决第3个因素,通过设计由时钟源和被校钟的同步时钟系统可以避免第2个因素的影响。在介绍同步校时思想的基础上推导了校时算法,分析了校时脉冲延迟、冻结操作延迟以及修正时间常数的必要性。通过实验验证了校时算法的正确性,实现了3 min同步且校时误差在±10μs之内,达到了研究的目的。     

13位巴克码脉冲压缩旁瓣抑制滤波器的实现

本文介绍13位巴克码脉冲压缩旁瓣抑制滤波器的数字电路结构方案。其中,由于采用了边延时边相加的方法,运算速度比宝塔式相加法提高1og_2倍,M是码位数。并指出用TTL电路实现的硬件,峰值旁瓣电平达-34dB,时钟频率高于2.5MHz。     

基于高频时钟驱动的CPLD超声相控发射电路仿真设计

对各阵元发射延时电路的精确控制是相控阵超声发射波束形成中的关键环节。设计了一种基于250 MHz高频时钟驱动的可编程逻辑器件(CPLD)高精度相控发射电路,通过使用格雷码计数器和流水线优化处理最终实现4 ns的相控发射分辨率。仿真结果表明,该相控阵发射电路能够达到很好的相控发射精度。     

基于AD9268的16位高速ADC驱动电路设计

ADC模块在接收机前端或数据采集中都扮演着重要的角色,匹配电路对ADC性能的发挥至关重要。论文从模拟输入、时钟以及供电三个方面对ADC芯片AD9268进行了电路设计。通过在射频信号的采集回放系统中的应用验证表明此设计能充分发挥ADC芯片的性能。     

FPGA实现的基4 FFT处理器高效排序算法研究

在FFT处理器的设计中，蝶形处理部件是关系整个处理器运行速度与资源的核心部分。对于1024点的FFT复数浮点运算，本文旨在提出一种高效的基4排序算法，该算法基于按时间抽取的基4FFT，结合了流水线和并行方式的特点，利用4个循环序列进行时序控制，用3个实数乘法器实现基4蝶形的3次复数乘法，相对于传统的基4FFT算法可以节省75％的乘法器逻辑资源。实验结果表明，用该算法设计的1024点复数基4FFT处理器在100MHz的主时钟频率下运算速度为51．29μs，满足了FFT运算的高速实时性要求。由于该排序思想可以较方便地扩展到基8或基16，但不增加进行一次基本蝶算的时钟周期数，依然是4个，故对于高基数将具有更高的效率。     

数字飞行控制计算机系统多机间的同步与管理调度

本文介绍数字飞行控制计算机系统多机间的同步与调度管理算法的设计与实现。同步与调度管理是飞控计算机系统的重要组成部分,它的特性好坏,直接影响整个系统的性能. 本文提出以软件为主的同步方案。系统主频时钟为4MHz,同步周期为15ms,异步度小于30μs,但保持有一定的异步度,以减少故障的相关性。此外。本文着重讨论同步失效问题的解决,失步状态下的系统重构与恢复,系统死锁的预防与消除,以及调度管理的算法。     

面向空间应用的大容量实时网络总线架构

针对未来空间综合电子系统总线网络发展需求,本文在介绍现有星载电子系统体系架构优缺点的基础上,提出了一种面向空间环境应用的高速高可靠实时网络总线架构。对网络协议架构、网络拓扑、工作原理及网络关键设备进行了详细介绍,该技术10 Gb/s的传输带宽、亚微秒时钟同步精度、多通道冗余传输机制能够满足未来空间环境应用需求,为未来空间电子系统网络架构研究提供借鉴。     

这世界 我来过

当我们终于老到可以谈谈未来,可以说说现在,还会有些痕迹,记录我们曾经的存在。01每天diy一个钟在这块白板上面,提供了钟的指针,你可以发挥你的创造力,设计各种各样的钟,闹钟、挂钟、座钟都可以,而且还可以在空白处写下你的日程记录,提醒你不要忘记重要计划和安排。这个比之前介绍到的白板时钟安排你的日程更加容易diy和简单的操作性。     

好玩意儿 自家造

01折叠钱包这是一款简单易用的折叠钱包,一块皮革切割成T型形状,并根据各国钞票大小对应不同的宽度,将钞票平整放入后,折叠三下,就成了一个名副其实的钱包了。做法相当简单,有兴趣的朋友不妨diy一个。02每天换一个钟在这块白板上面,提供了钟的指针,你可以发挥你的创造力,设计各种各样的钟,闹钟,挂钟,座钟都可以,而且还可以在空白处写下你的日程记录.提醒你不要忘记重要计划和安排。这个比之前介绍到的白板时钟安排你的日程更加容易diy和简单的操作性。     

基于可逆触发器的可逆移位寄存器设计方法

为了进一步提高可逆时序逻辑电路设计方法的通用性和改善可逆电路性能指标,以可逆主从D触发器为基本单元,通过将时钟信号及垃圾位信号级联再利用,提出了一种可逆串行移位寄存器优化设计方案。在此基础上,通过目标函数构造及变换构建带有移位控制的单元模块,设计了满足串行输入串/并行输出功能的n位可逆双向移位寄存器。设计结果表明,采用方法所设计的可逆移位寄存器具有较优的性能指标,且对于双向移位寄存器综合具有较好的通用性。     

GPS广域增强系统（WAAS）建模及数字仿真

研究了一种ＷＡＡＳ的实现方案,主控站利用各基准站的观测数据估算ＧＰＳ卫星的三维星历误差、时钟误差的等效距离误差（包括ＳＡ误差）、电离层时滞参数及完好性信息,并将这些误差修正量及完好性信息发送给用户。仿真结果表明,利用这些ＷＡＡＳ校正量后,用户的定位精度可以得到很大的提高,并且定位精度在较大的范围内与用户的位置基本上无关。     

全并行结构FFT的FPGA实现

提出了一种基于FPGA实现的全并行结构FFT设计方法,采用X IL INX公司最新器件V irtex II P ro,用硬件描述语言VHDL和图形输入相结合的方法,在ISE 6.1中完成设计的输入、综合、编译及布局布线,并用M od-e lS im和M atlab对设计作了联合仿真。结果表明,通过利用FPGA器件中大量的乘法器、逻辑单元及存储器等硬件资源,采用全并行加流水结构,可在一个时钟节拍内完成32点FFT运算的功能,设计最高运算速度可达11ns,可实现对高速A/D采样数据的实时处理。